今年10月,，三星宣布率先在業(yè)界實(shí)現(xiàn)了10納米FinFET工藝的量產(chǎn),。與其上一代14納米FinFET工藝相比，三星10納米工藝可以在減少高達(dá)30%的芯片尺寸的基礎(chǔ)上,，同時(shí)實(shí)現(xiàn)性能提升27%或高達(dá)40%的功耗降低,。這是業(yè)界關(guān)于下一個(gè)工藝節(jié)點(diǎn)的最新消息,。在此前后，英特爾,、臺(tái)積電也宣布了雄心勃勃的發(fā)展計(jì)劃,，摩爾定律依然腳步堅(jiān)定地向前推進(jìn)著。
結(jié)合這一趨勢(shì),，應(yīng)用材料公司近日舉辦媒體見(jiàn)面會(huì),，一舉向媒體介紹了三款適用于先進(jìn)工藝的半導(dǎo)體設(shè)備：精確到1納米分辯率的Applied PROVisionTM電子束檢視系統(tǒng)、將鎢通孔接觸金屬化應(yīng)用擴(kuò)展到下一代器件的Applied Endura@VoltaTMCVD W和Centura@iSprintTM ALD/CVD SSW,、以及實(shí)現(xiàn)原子級(jí)刻蝕精準(zhǔn)性的Applied Producer@SelectraTM系統(tǒng),。未來(lái)的半導(dǎo)體技術(shù)仍將持續(xù)向前發(fā)展，5納米已經(jīng)在人們的討論范圍之內(nèi),，材料工程技術(shù)在這個(gè)發(fā)展過(guò)程中將發(fā)揮越來(lái)越重要的作用,。
10納米及以下工藝，人們面臨新挑戰(zhàn)
盡管晶體管的微縮幾乎達(dá)到極致,，摩爾定律前進(jìn)的步伐有所放緩,，從以前的18-24個(gè)月進(jìn)步一代，逐漸放慢到36-48個(gè)月進(jìn)步一代,，但從技術(shù)的角度看,，進(jìn)步步伐并沒(méi)有放慢。事實(shí)上,，對(duì)摩爾定律到底還能延續(xù)多長(zhǎng)時(shí)間的爭(zhēng)論早已有之，但是每次都因?yàn)殛P(guān)鍵性技術(shù)的變革,，推動(dòng)摩爾定律繼續(xù)向前發(fā)展,。
根據(jù)應(yīng)用材料中國(guó)公司首席技術(shù)官趙甘鳴的介紹，超級(jí)結(jié)技術(shù)的發(fā)展推動(dòng)了90納米工藝的發(fā)展,，應(yīng)力工程技術(shù)將90納米推進(jìn)到45納米節(jié)點(diǎn),，超低K技術(shù)推動(dòng)了45納米至32納米的發(fā)展，而高K金屬柵是28納米的關(guān)鍵技術(shù),。
目前,，半導(dǎo)體技術(shù)已經(jīng)進(jìn)入16/14納米，以至<10納米的時(shí)代,，新的晶體管型式加上掩膜,、圖形,、材料、工藝控制及互連等問(wèn)題,加總起來(lái)導(dǎo)致未來(lái)半導(dǎo)體業(yè)將面臨許多困難,。
“考慮到未來(lái)器件從芯片尺寸縮小方面會(huì)受到限制,，必須采用新的材料與新的器件結(jié)構(gòu)及多種技術(shù)的集成?！壁w甘鳴表示,。在16/14納米至7納米區(qū)間，對(duì)于設(shè)備及工藝需要注意諸多問(wèn)題,，如：一切與界面相關(guān)需要精細(xì)材料工程的配合,，薄膜淀積可以采用原子層淀積(ALD)或者選擇性薄膜，甚至與晶格匹配的工藝,，采用干法,，選擇性去除及直接自對(duì)準(zhǔn)方法來(lái)定義圖形。也就是說(shuō),，目前的關(guān)鍵技術(shù)與接觸區(qū)的創(chuàng)新,、新型互連材料密切相關(guān)。
至于未來(lái),，到了5納米以下,，人們則需要突破SiGe通道或者柵繞式結(jié)構(gòu)的技術(shù)挑戰(zhàn)。Intel公司提出下一代晶體管結(jié)構(gòu)——納米線FET,，一種晶體管的一面讓柵包圍的FinFET,，也被稱(chēng)作為環(huán)柵FET，并己被國(guó)際工藝路線圖ITRS定義可實(shí)現(xiàn)5納米的工藝技術(shù),。屆時(shí)產(chǎn)業(yè)界將面臨更多的難題,，有物理上的、也有靈敏度上的要求,，引入新的技術(shù)與材料不可避免,。
“隨著半導(dǎo)體技術(shù)的演進(jìn)，材料工程將成為未來(lái)微縮工藝技術(shù)的主要驅(qū)動(dòng)力量,?！壁w甘鳴指出。
應(yīng)用材料公司密集發(fā)布面向先進(jìn)工藝設(shè)備
針對(duì)這一趨勢(shì),，在媒體見(jiàn)面會(huì)上,，應(yīng)用材料公司一舉向媒體介紹了三款面向10納米、7納米工藝節(jié)點(diǎn)的產(chǎn)品,。
根據(jù)應(yīng)用材料中國(guó)公司資深工藝經(jīng)理李文勝的介紹,，隨著半導(dǎo)體技術(shù)邁入10納米、7納米節(jié)點(diǎn),，半導(dǎo)體器件的結(jié)構(gòu)和缺陷越來(lái)越小,，普通的光學(xué)分辨儀器已無(wú)法檢測(cè),，多重圖形技術(shù)又帶來(lái)了大規(guī)模的測(cè)量需求，而3D結(jié)構(gòu)卻很難使缺陷被檢測(cè)到,。為了解決這些問(wèn)題產(chǎn)業(yè)界開(kāi)始采用電子束檢測(cè)設(shè)備解決這些挑戰(zhàn),。
針對(duì)這一需求，李文勝表示,，新推出的PROVisionTM電子束檢視系統(tǒng)可以提供精確到1納米的分辨率,，同時(shí)與現(xiàn)有的電子束熱點(diǎn)檢測(cè)工具相比，檢測(cè)速度提高3倍,，可確保在整個(gè)產(chǎn)品生產(chǎn)周期中對(duì)影響性能和良率的缺陷進(jìn)行準(zhǔn)確的表征,、預(yù)判和識(shí)別。
應(yīng)用材料中國(guó)公司資深工藝工程師吳桂龍介紹了接觸區(qū)的材料工程上的創(chuàng)新進(jìn)展,。在早先的技術(shù)節(jié)點(diǎn)中,，由于器件尺寸較大，能采用成核及平整化化學(xué)氣相沉積CVD)技術(shù)進(jìn)行(W)填充,。如今,，由于插塞處的超小開(kāi)口很容易發(fā)生懸垂現(xiàn)象，薄膜表面均勻生長(zhǎng)的共形階段可能在填充完成前就關(guān)閉或夾斷,，從而留下孔洞,。即使沒(méi)有孔洞，由于填充物從側(cè)壁生長(zhǎng),，在共形沉積時(shí)必然會(huì)在中間形成中心縫隙問(wèn)題,。
在此過(guò)程中，接觸區(qū)是晶體管性能提升的重要瓶頸,，也是影響良率的主要因素,。如何應(yīng)對(duì)接觸通孔體積縮小的挑戰(zhàn)，吳桂龍表示,，應(yīng)用材料公司新推出的Endura@VoltaTM CVD W是10年來(lái)首個(gè)用于鎢填充的新型襯底層,，采用鎢填充可將阻擋層和襯墊層合二為一，鎢填充寬度增加三倍,，達(dá)到15納米臨界尺寸,，同時(shí)簡(jiǎn)化工藝流程，有效降低了鎢薄膜的電阻(可使接觸電阻最多降低90%),，提升晶體管性能。
同時(shí)采用Applied Centura@iSprintTMALD/CVD進(jìn)行抑制縫隙型鎢填充,，可能生成自下而上的填充,，而不會(huì)產(chǎn)生縫隙和孔洞問(wèn)題。對(duì)成核層的上部區(qū)域進(jìn)行特殊的預(yù)處理可促成鎢自下而上生長(zhǎng),，從而盡可能減少因夾斷而造成的孔洞或接觸區(qū)縫隙的產(chǎn)生,。
趙甘鳴還介紹了應(yīng)用材料公司在刻蝕技術(shù)上的進(jìn)展,，可實(shí)現(xiàn)原子級(jí)的精確刻蝕。隨著先進(jìn)微型芯片的結(jié)構(gòu)日益復(fù)雜,，3D邏輯芯片和存儲(chǔ)芯片尺寸持續(xù)縮小,，一個(gè)重要壁壘是在一個(gè)多層結(jié)構(gòu)中有選擇地清除某一特定的材料，而不破壞其他材料,。
“傳統(tǒng)的濕法刻蝕容易破壞高深寬比器件,，無(wú)法穿透小尺寸器件。傳統(tǒng)的干法刻蝕缺管極端選擇性,，且橫向刻蝕控制能力不足,。應(yīng)用材料公司新推出的SelectraTM系統(tǒng)能在不損傷其他物質(zhì)的前提下有選擇地清除目標(biāo)材料，對(duì)圖案化和3D結(jié)構(gòu)至關(guān)重要,?！壁w甘鳴表示。SelectraTM系統(tǒng)適用于FinFET,、柵繞式(GAA),、3D NAND及DRAM器件，實(shí)現(xiàn)FinFET器件的原子級(jí)刻蝕精準(zhǔn)性,，可支持10納米以下的FinFET器件;均勻的側(cè)向刻蝕可適用于3D NAND器件;對(duì)DRAM和GAA器件可實(shí)現(xiàn)無(wú)損傷清除,。