DARPA將在今年七月啟動一項2億美元的計劃,，并針對后摩爾定律時代的發(fā)展方向?qū)で髲V泛的意見,，以提振美國電子產(chǎn)業(yè)...
為了提振美國電子產(chǎn)業(yè),，業(yè)界將啟動一項耗資近50億美元的計劃,，幾位高階主管也將在最近的第一場活動中齊聚一堂,。隨后在矽谷還將舉相關(guān)活動，針對后摩爾定律(post-Moore’s-law)時代的新材料,、架構(gòu)與設(shè)計流程,，在科技界尋求更多更廣泛的意見。
由美國國防部先進(jìn)計劃署 (DARPA)推動的電子產(chǎn)業(yè)振興計劃(ERI)計劃旨在滿足軍事與科技產(chǎn)業(yè)的需求,。DARPA計劃支出2億美元,，其中的7,500萬美元資金將由2018年財政預(yù)算撥出。
DARPA微系統(tǒng)技術(shù)辦公室(MTO)總監(jiān)Bill Chappell負(fù)責(zé)監(jiān)督此計劃,，他指出這項計劃沒有特別要求業(yè)界分擔(dān)計劃的費用,，但應(yīng)該以公司努力所得來的商業(yè)價值來衡量…[而]我們認(rèn)為適合的成本分擔(dān)比重是1：1。
DARPA將于九月利用活動中所得到的回饋意見來征求計劃提案,，每個獲選的計劃可自行擬定時程表與交付成果,，但DARPA計劃的時間通常只有四年。
這項計劃的花費不小,，但比起這項計劃的遠(yuǎn)大抱負(fù)來說,，這筆金額不算太大。此計劃旨在加速后摩爾定律時代的研究,，Gordon Moore曾在他的文章中定義芯片微縮的概念。
DARPA的ERI網(wǎng)站中提到,，它們包含“整合新材料與功能建構(gòu)模組,、自動化設(shè)計以及大型功能建構(gòu)模組與架構(gòu)的再利用”。
七月中有兩場活動將可促進(jìn)ERI計劃提案在產(chǎn)業(yè)界與學(xué)術(shù)界中順利推廣并獲得投資 ,。半導(dǎo)體產(chǎn)業(yè)協(xié)會(Semiconductor Industry Association,；SIA)的高層 上個月在部落格文章中稱許這項措施，但也指出該措施提出的時間正值其他半導(dǎo)體相關(guān)工作與單位進(jìn)行經(jīng)費削減,。
首先是7月11日在美國華盛頓特區(qū)(Washington D.C.)舉辦的高峰會,，僅限于65位國防承包商的高階主管與會，他們將會在部份的計劃提案中采用新科技,。此外,，7月18～19日在圣荷西舉辦的兩天座談會中，“希望能邀集業(yè)界對于研究開發(fā)投資的愿景,、目標(biāo)與指標(biāo)提出看法與意見,。”
在這兩場活動中,，DARPA與業(yè)界合作伙伴將會分享如何為該計劃提案的要點與細(xì)節(jié),，這些活動提供與會人士一個互動交流的機(jī)會，借此尋找合作伙伴,。此外,，在圣荷西的活動中,，與會者將以五分鐘的時間向DARPA專案經(jīng)理說明自己的提案內(nèi)容。
DARPA在2012年的報告中提倡以硬件專用化克服CMOS元件微縮挑戰(zhàn)
尋找材料,、架構(gòu)與EDA工具
在活動中,，DARPA將會針對ERI計劃的三大重點區(qū)域——材料、架構(gòu)與設(shè)計自動化提供更多細(xì)節(jié),。
關(guān)于材料部份,，研究人員將調(diào)查矽元素以外的周期表，作為超低功耗存儲器或邏輯和存儲器合并區(qū)塊的發(fā)展基礎(chǔ) ,。他們也將探索能為光學(xué)運算,、模擬電路、被動元件,、光子元件 與非揮發(fā)性存儲器開啟新市場 的材料,。
這項工作可能會吸引其他DARPA既有計劃，像是為雷達(dá)芯片研究混合代工制程的多樣化可用異質(zhì)整合(Diverse Accessible Heterogeneous Integration,；DAHI)計劃,，或是為SoC定義模組化IP區(qū)塊的共同異質(zhì)整合與智財權(quán)再使用策略(Common Heterogeneous Integration and Intellectual Property (IP) Reuse Strategies；CHIPS)計劃,。
DARPA還提出一些前瞻性計劃的例子,，像是3D交錯式陣列、憶阻器網(wǎng)路和碳奈米管(CNT)電腦,。
關(guān)于芯片架構(gòu),，ERI計劃將尋找較大范圍的新領(lǐng)域，像是智慧編譯器 動態(tài)地重新配置系統(tǒng),，也包含最近在計算機(jī)協(xié)會(ACM)活動中小組座談與會者所預(yù)測的——隨著摩爾定律式微,，特定領(lǐng)域架構(gòu)將會出現(xiàn)。
舉例來說,，DARPA上個月概述了在分層辨識驗證利用(HIVE)計劃中針對繪圖處理器的研究,，并引用2012年的報告，提倡以硬體專用化來處理CMOS元件微縮的問題,。
關(guān)于設(shè)計自動化,，研究人員提到“，隨著電晶體的尺寸日漸縮小,，設(shè)計的復(fù)雜度急劇增加,，需要雇用大型、高度專業(yè)化的設(shè)計團(tuán)隊”,，采用昂貴的電子設(shè)計自動化(EDA)工具以及36個月的設(shè)計周期 ,。
它要求采用像是機(jī)器學(xué)習(xí)(machine learning)設(shè)計和驗證工具之類的替代方案，用于IC,、封裝和電路板的非人機(jī)回圈(no-human-in-the-loop)實體布局,。
DARPA指出,，其于2016年支持的一項計劃花費不到1百萬美金，成功地制造了內(nèi)含45億個電晶體芯片的16nm處理器,，進(jìn)行這項計劃的Andreas Olofsson本身曾是企業(yè)家與處理器設(shè)計者,，現(xiàn)在則是主導(dǎo)一項ERI計劃的經(jīng)理，專注于設(shè)計工具方面,。
ERI計劃將補(bǔ)助由DARPA和半導(dǎo)體研究機(jī)構(gòu)(SRC)聯(lián)合成立的聯(lián)合大學(xué)微電子計劃(Joint University Microelectronics Program),，DARPA稱它是大學(xué)研究計劃中，針對基礎(chǔ)電子學(xué)最大的計劃之一,。