臺積電昨日舉行董事會,，核準資本預算45億美元,，據(jù)透露，這項投資將主要用于興建廠房,；建置,、擴充及升級先進制程產能；轉換邏輯制程產能為特殊制程產能,；轉換成熟制程產能為特殊制程產能；擴充及升級特殊制程產能,；擴充先進封裝制程產能和2018年第四季研發(fā)資本預算與經常性資本預算,。

　　首先在先進制程方面，據(jù)半導體行業(yè)觀察了解,，臺積電將會投在南科18廠新廠擴建,、還有7nm先進制程擴充和升級。

　　臺積電是業(yè)界7nm進展最快的廠商，在六月舉辦的技術研討會上,，臺積電CEO魏哲家表示,，該公司的7nm制程芯片已經開始量產。按照魏哲家的說法7nm的量產將使臺積電12寸晶圓的總產能達到120萬片,，比2017年的105萬片提升9%,。他表示,，到2018年底將有超過50個產品完成設計定案（Tape out）,。其中，AI芯片,、GPU和礦機芯片占了大部分的產能，其次是5G和應用處理器（AP）,。

　　這次加碼，相信是臺積電看到了這個市場更多的空間,，或者說是看到了來自三星追趕的壓力？

　　而在邏輯制程轉換為特殊制程方面,，這可能是臺積電看到了目前全球邏輯制程競爭態(tài)勢,，尋找另一個更新的成長空間？

　　去年的報道指出,，臺積電內部秘組一支物聯(lián)網超級艦隊,，從既有的特殊制程技術,、研發(fā),、策略發(fā)展業(yè)務等部門嚴選菁英，由共同執(zhí)行長魏哲家親自領軍,。更針對物聯(lián)網提出Ultra-LowPowerPlatform（ULP）平臺的概念,，密集與大客戶高通（Qualcomm）等商討標準規(guī)范，鎖定物聯(lián)網為臺灣半導體產業(yè)帶來的新臺幣一兆元商機,。

　　據(jù)透露,，臺積電針對物聯(lián)網推廣了從0.35/0.25/0.18微米到90/65/50/40納米的RF制程,、嵌入式快閃存儲器ddedFlash制程等,，加速把各階段的制程技術要補齊,。尋找廣闊的成長空間,。

　　至于先進封裝方面,，臺積電之前憑借Fanout工藝，在蘋果A系列芯片上吃了甜頭,，他們在上面也布局不少,。

　　其實臺積電的第一個先進產品,，叫做「CoWoS」（Chip on Wafer on Substrate）,。意思是將邏輯芯片和DRAM放在硅中介層（interposer）上面，然后封裝在基板上,。

　　據(jù)EEtimes介紹,，臺積電從明年初開始，CoWoS技術將提供具備倍縮光罩(reticle)兩倍尺寸的硅中介層選項,，以因應該領域的需求,；而具備130微米凸塊間距的版本則將在今年通過品質認證。InFO技術則會有四種衍生技術,，其中記憶體基板應用的InFO-MS,，將在1x倍縮光罩的基板上封裝SoC與HBM,，具備2x2微米的重分布層(redistribution layer)，將在9月通過驗證,。

　　InFO-oS則擁有與DRAM更匹配的背向RDL間距，而且已經準備就緒,；一種名為MUST的多堆疊選項,，將1~2顆芯片放在另一顆比較大的芯片頂部,，然后以位于堆疊底部的硅中介層來連結。最后還有一種InFO-AIP就是封裝天線(antenna-in-package)技術,，號稱外觀尺寸可縮小10%,，天線增益則提高40%，鎖定5G基頻芯片的前端模組應用等設計,。

　　不只如此,，臺積電還發(fā)表兩種全新的封裝技術選項,。其中在4月底問世的WoW (wafer-on-wafer)封裝直接以打線堆疊三顆裸晶,，不過使用者還需要確定其EDA流程是否支援這種打線(bonding)技術；該技術還將在6月推出支援EMI的版本,。

　　最后臺積電還大略描述了一種被稱為「整合芯片系統(tǒng)」(system-on-integrated-chips,，SoICs)的技術，采用10奈米以下的互連來連結兩顆裸晶,，但技術細節(jié)還要到明年才會透露；該技術鎖定的應用從行動通訊到高性能運算,，而且能連結采用不同制程節(jié)點生產的裸晶，看來是某種形式的系統(tǒng)級封裝(SiP),。

　　臺積電同時也宣布，將聘美國史丹佛大學電機工程系教授黃漢森擔任副總經理,，擔任技術研究組織主管,。

　　黃漢森擁有美國理海大學（Lehigh University）電機工程博士學位,，在加入臺積前,，在斯坦福大學擔任電機工程系終身職教授多年,。另外，他在IBM半導體部門也有16年的工作經驗,。

　　業(yè)界人士指出,，黃漢森擅長新型態(tài)的記憶體技術研發(fā)，由于現(xiàn)階段嵌入式快閃記憶體eFlash制程技術面臨瓶頸,，黃漢森應可帶領臺積電朝向新一代的嵌入式非揮發(fā)性記憶體技術前進，包括嵌入式磁阻式隨機存取記憶體eMRAM技術,，或是嵌入式電阻式記憶體eRRAM技術等。