由于晶體管制造的復(fù)雜性，每代晶體管制程針對(duì)不同用途的制造技術(shù)版本,，不同廠商的代次間統(tǒng)計(jì)算法也完全不同,，單純用代次來(lái)比較并不準(zhǔn)確。根據(jù)目前業(yè)界常用晶體管密度來(lái)衡量制程水平,，英特爾最新10nm制程的晶體管密度堪比三星 EUV版本7nm制程,。

　　英特爾發(fā)揮IDM優(yōu)勢(shì)，優(yōu)化電路設(shè)計(jì)達(dá)到比肩三星 7nm EUV微縮效果

　　根據(jù)技術(shù)指標(biāo)(如下圖所示)可以看出,，三星 7nm采用EUV后,，明顯的貢獻(xiàn)在三星 7nm EUV的鰭片間距僅為英特爾的80%左右，然而英特爾的解決方案則是借由設(shè)計(jì)端的優(yōu)化。

　　例如減少Dummy Gate數(shù)量及Gate觸點(diǎn)位置設(shè)計(jì)在晶體管上方(Contact on active gate,，COAG)等,，不僅獲得良好的微縮效果更可減少制造端在制程上的負(fù)擔(dān)，使得英特爾 10nm閘極間距及金屬間距比肩三星 7nm EUV,，并成功將10nm制程的晶體管密度提升至100.8 Mtr/mm2與三星 7nm EUV的101.23 Mtr/mm2同等水平,，顯示三星的7nm EUV與英特爾的10nm技術(shù)水平相當(dāng)。

　　面臨英特爾及三星的競(jìng)爭(zhēng),，臺(tái)積電仍有其優(yōu)勢(shì)

　　英特爾展示第三代10nm技術(shù),，向市場(chǎng)展現(xiàn)EUV并非制程微縮至10nm的必要條件，因此單就設(shè)計(jì)開發(fā)能力英特爾仍維持領(lǐng)先水平,，臺(tái)積電則因多年來(lái)服務(wù)代工客戶的經(jīng)驗(yàn)累積出完善的設(shè)計(jì)規(guī)范(design rule)有助于客戶快速客制化芯片,，最重要的是其穩(wěn)定的良率表現(xiàn)深受客戶信賴。

　　三星則傾向挑戰(zhàn)領(lǐng)先同業(yè)采用EUV,，以此提升自身制程技術(shù)來(lái)吸引客戶投單,，然而從英特爾采用EUV的保守態(tài)度來(lái)看，EUV很可能仍有其不穩(wěn)定因素存在(如缺乏商用光化圖形光罩檢測(cè)及EUV光罩護(hù)膜準(zhǔn)備不及等),，三星能否駕馭EUV仍是一下挑戰(zhàn),，在此狀況下，客戶傾向采用能快速客制化良率穩(wěn)定的臺(tái)積電機(jī)會(huì)最高,。

　　source：拓墣產(chǎn)業(yè)研究院

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