文獻(xiàn)標(biāo)識(shí)碼： A
DOI：10.16157/j.issn.0258-7998.190163
中文引用格式： 孟祥勝，車(chē)凱,，栗曉鋒,，等. 高速PCB電路電源完整性仿真分析[J].電子技術(shù)應(yīng)用，2019,，45(9)：50-52,，59.
英文引用格式： Meng Xiangsheng，Che Kai,，Li Xiaofeng,，et al. High-speed PCB circuit power integrity simulation analysis[J]. Application of Electronic Technique，2019,，45(9)：50-52,，59.
0 引言
隨著半導(dǎo)體技術(shù)的快速發(fā)展,，電子設(shè)備的集成度[1]不斷提高,，性能不斷加強(qiáng)，同時(shí)系統(tǒng)的功耗不斷降低,，這給系統(tǒng)的電源設(shè)計(jì)帶來(lái)巨大挑戰(zhàn),。PI[2-5]的仿真分析已成為高速數(shù)字系統(tǒng)設(shè)計(jì)過(guò)程中不可或缺的環(huán)節(jié)之一，設(shè)計(jì)一個(gè)穩(wěn)定可靠的電源方案是系統(tǒng)正常工作的前提,。本文以IMX53的8層高速板卡為例,，通過(guò)目標(biāo)阻抗法對(duì)電源分配網(wǎng)絡(luò)[6-9]的PDN問(wèn)題進(jìn)行優(yōu)化,，使得系統(tǒng)的電源完整性滿足設(shè)計(jì)要求。
1 電源完整性分析
PI是指電路系統(tǒng)的供電電源在經(jīng)過(guò)傳輸網(wǎng)絡(luò)后提供符合器件工作的電源要求,。PI分析的目的為電源方案的設(shè)計(jì)提供指導(dǎo),，為系統(tǒng)正常工作提供高性能電源；PI設(shè)計(jì)的目的是降低電源平面和地平面的阻抗,，借助電源分析工具優(yōu)化電源平面和地平面阻抗,，消除諧振點(diǎn)處阻抗不匹配，提高板卡的可靠性,、安全性和電磁兼容性,。
1.1 PDN的設(shè)計(jì)與目標(biāo)阻抗
目前，PDN設(shè)計(jì)技術(shù)已經(jīng)成為混合數(shù)字系統(tǒng)設(shè)計(jì)的關(guān)鍵技術(shù)之一[10-13],。在高速數(shù)字系統(tǒng)中,，PDN阻抗受頻率影響較大，電源供電端(Voltage Regulator Module,，VRM)是PDN的電源供電端,，不同的VRM會(huì)導(dǎo)致阻抗曲線發(fā)生變化;當(dāng)瞬時(shí)流通過(guò)時(shí)，會(huì)導(dǎo)致電源平面阻抗不匹配,，產(chǎn)生電源波動(dòng)和電壓擺動(dòng),，造成系統(tǒng)供電不連續(xù)，影響系統(tǒng)的正常工作[14-15],。為確保系統(tǒng)正常工作,，去耦電容[16-17]應(yīng)盡量靠近芯片電源管腳處且保證阻抗盡量小，優(yōu)化電源平面的阻抗特性,。
高速PCB電路的PDN簡(jiǎn)化模型如圖1所示,，該模型包括VRM、PCB平板電容,、封裝基板電容,、片上電容[18]和芯片。
去耦電容作為高速信號(hào)的終端負(fù)載和信號(hào)線上的隔離器件,，當(dāng)負(fù)載瞬時(shí)電流發(fā)生變化時(shí),，穩(wěn)壓電源不能實(shí)時(shí)響應(yīng)，去耦電容將直接為負(fù)載芯片提供電流,。因此在交流信號(hào)電路中加入耦合電容,，降低了電源系統(tǒng)中的交流阻抗。PDN簡(jiǎn)化模型的目標(biāo)阻抗[19-21]定義如式(1)所示[22-23]：
式中：ZT為目標(biāo)阻抗,，Udd為電源電壓,，rip為電壓波動(dòng)范圍，Imax為最大瞬態(tài)電流,。
1.2 PI設(shè)計(jì)優(yōu)化流程
針對(duì)日益突出的PI問(wèn)題,，本文提出一種基于PDN與目標(biāo)阻抗協(xié)同仿真方法,，PI設(shè)計(jì)優(yōu)化流程如圖2所示。首先通過(guò)直流壓降仿真分析1.15 V電源平面壓降,、電流密度及溫升等指標(biāo),，減少不合理的電源層分割以及不理想的電流路徑造成的壓降過(guò)大、電流密度偏大和溫升偏高等問(wèn)題,；在此基礎(chǔ)上重點(diǎn)分析了L4_POWER 1.15 V電源網(wǎng)絡(luò)在1 MHz～1.5 GHz范圍內(nèi)的諧振頻點(diǎn),，并結(jié)合多極網(wǎng)絡(luò)(Multi Pole Network，MPN)并聯(lián)多個(gè)22 μF去耦電容,，消除在987.34 MHz產(chǎn)生的諧振效應(yīng),，從而減少噪聲耦合；最后通過(guò)PDN輸入阻抗仿真分析1.15 V電源平面處阻抗特性,，判斷ZT是否小于目標(biāo)阻抗,，并根據(jù)判斷結(jié)果添加去耦電容消除諧振點(diǎn)，去除PDN的諧振風(fēng)險(xiǎn),。
2 仿真結(jié)果分析
2.1 IMX53板卡介紹
本文以IMX53的8層板卡為例,，進(jìn)行電源完整性仿真分析，仿真分析軟件采用Allegro PCB PI Option XL,。IMX53板卡布線如圖3所示,， PCB板疊層設(shè)置為：TOPL2_Gnd-L3_Signal_1-L4_Gnd/Pwr-L5_Gnd/Pwr-L6_Signal_2-L7_Gnd-Bottom，處理器IMX53主頻可擴(kuò)展到1 GHz～1.2 GHz,，SDRAM采用MT41J128M16HA,，主頻在1 333 MHz左右。JTAG口的電壓1.8 V,，SDRAM電壓1.5 V,，VDD_ANA_PLL電壓為1.3 V,，NVCC_GPIO電壓為3.3 V,，VDDGP電壓1.15 V。
2.2 直流分析
在高速數(shù)字系統(tǒng)設(shè)計(jì)中,，存在大量平面層分割,、過(guò)孔、不理想的電流路徑和信號(hào)線的分布,，直接導(dǎo)致了PDN的直流供電受到影響,。因此對(duì)電源平面進(jìn)行直流壓降仿真有利于指導(dǎo)電源平面的過(guò)孔設(shè)計(jì)，降低過(guò)孔直流電流密度,，同時(shí)改善PDN的直流特性,，防止過(guò)高電壓降落產(chǎn)生的“軌道坍塌”造成的系統(tǒng)故障。直流壓降分析了VDDGP 1.15 V電源平面上的電壓降落,。表1為該P(yáng)CB 1.15 V電源平面直流優(yōu)化前后結(jié)果,。
電流密度的計(jì)算公式如式(2)所示：
式中：I為電源平面的電流密度,；K是與環(huán)境相關(guān)常量包括內(nèi)線層和外線層，內(nèi)線層K=0.024,，外線層K=0.048,；T為溫升；A為電源網(wǎng)絡(luò)覆銅面積,。通過(guò)對(duì)VDDGP 1.15 V電源平面的直流壓降仿真分析表明,，優(yōu)化后1.15 V電源的電壓降落從9 mV降至2.5 mV，溫升從1.3 ℃降至0.1 ℃,，電流密度從91.340 3 A/mm2降至82.393 5 A/mm2,，優(yōu)化后的電源平面特性得到改善。
2.3 交流分析
2.3.1 諧振分布仿真分析
PCB電源平面為分布式網(wǎng)絡(luò),，可等價(jià)為矩形諧振腔,。不同頻率的信號(hào)經(jīng)邊緣反射后產(chǎn)生諧振效應(yīng)，導(dǎo)致在不同的諧振點(diǎn)產(chǎn)生不同的壓降,。通過(guò)Sigrity Power SI工具進(jìn)行板級(jí)不同頻率的諧振點(diǎn)分析,，包括芯片引腳電壓、阻抗連續(xù)特性,、信號(hào)反射等,，重點(diǎn)分析了L4_POWER 1.15 V電源平面在1 MHz~1.5 GHz范圍內(nèi)的諧振模式，發(fā)現(xiàn)在電源平面與地平面存在987.34 MHz的諧振效應(yīng), 如圖4(a)所示,。為消除諧振效應(yīng),，采用多極網(wǎng)絡(luò)(Multi Pole Network，MPN)并聯(lián)多個(gè)22 μF的去耦電容,，搭建去耦網(wǎng)絡(luò)以達(dá)到匹配阻抗的目的,，確保信號(hào)的有效傳輸。圖4顯示了通過(guò)去耦電容優(yōu)化前后的電源平面諧振情況,，表明電源平面的電壓波動(dòng)滿足設(shè)計(jì)要求,。
2.3.2 諧振分布仿真分析
PDN輸入阻抗仿真分析了負(fù)載處的高頻阻抗Z與目標(biāo)阻抗之間的關(guān)系，當(dāng)高頻阻抗大于目標(biāo)阻抗時(shí),，電源電壓波動(dòng)會(huì)超出安全范圍,，可能損壞芯片，造成電源系統(tǒng)的崩潰[24],。IMX53 1.15 V電源網(wǎng)絡(luò)允許波動(dòng)范圍為5%,，最大電流為2 A，截至頻率987.34 MHz,，本文中的板級(jí)目標(biāo)阻抗為28.75 mΩ,，優(yōu)化后的1.15 V電源平面的PDN輸入阻抗為20.43 mΩ，小于目標(biāo)阻抗28.75 mΩ,。
1.15 V PDN輸入阻抗如圖5所示,，優(yōu)化前電源阻抗超過(guò)目標(biāo)阻抗,，通過(guò)在芯片周?chē)砑?2 μF電容去除風(fēng)險(xiǎn)點(diǎn)，添加過(guò)孔,，減小過(guò)孔等效電阻(Equivalent Series Resistance,，ESR)和等效電感(Equivalent Series Inductance，ESL)的壓降,，降低電源平面阻抗,。仿真結(jié)果表明在987.34 MHz內(nèi)輸入阻抗小于28.75 mΩ，1.15 V PDN輸入阻抗?jié)M足設(shè)計(jì)要求,，不存在諧振頻率,，仿真結(jié)果如圖5所示。
3 結(jié)論
本文以典型IMX53高速數(shù)字系統(tǒng)為例,，提出一種基于PDN設(shè)計(jì)與目標(biāo)阻抗協(xié)同仿真設(shè)計(jì)方法并進(jìn)行直流和交流后仿真驗(yàn)證,。在直流分析中，從電壓降,、溫升和電流密度三個(gè)方面對(duì)1.15 V電源網(wǎng)絡(luò)進(jìn)行分析,，通過(guò)增大覆銅面積、減少電流的回流路徑等措施使電源網(wǎng)絡(luò)直流電壓分布得到改善,；在交流分析中,，運(yùn)用目標(biāo)阻抗法對(duì)諧振分布和PDN輸入阻抗進(jìn)行分析，在電壓波動(dòng)較大處放置22 μF去耦電容,，減小電源平面和地平面間的諧振,，使1.15 V電源平面的電壓波動(dòng)符合設(shè)計(jì)要求。
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作者信息:
孟祥勝,，車(chē) 凱,，栗曉鋒,，李玖法，李蘇炫,，何雪琴
(湖北汽車(chē)工業(yè)學(xué)院 電氣與信息工程學(xué)院,，湖北 十堰442002)