TSMC 3D Fabric 先進(jìn)封裝技術(shù)涵蓋 2.5D 和垂直芯片堆疊產(chǎn)品,，如下所示,。

　　集成扇出 （Integrated FanOut：InFO） 封裝采用重組（reconstituted）晶圓,，由面朝下嵌入的die組成,，周?chē)h(huán)繞著模塑料（molding compound）,。

　　再分布互連層 （Redistribution interconnect layers：RDL） 制作在環(huán)氧樹(shù)脂（epoxy ）硅片上,。（InFO-L 指的是嵌入 InFO 封裝中的芯片之間的硅“橋式小芯片”（bridge chiplet）,，用于改善 RDL 金屬化間距上的芯片間連接,。）

　　2.5D CoWoS 技術(shù)利用微凸點(diǎn)連接將芯片（通常還有高帶寬內(nèi)存堆棧）集成到中介層上,。最初的 CoWoS 技術(shù)產(chǎn)品（現(xiàn)在是 CoWoS-S）使用硅中介層和相關(guān)的基于硅的光刻技術(shù)進(jìn)行 RDL 制造；硅通孔 （TSV） 提供與封裝凸點(diǎn)的連接,。硅中介層技術(shù)提供了更高的互連密度,，這對(duì)于高信號(hào)數(shù) HBM 接口至關(guān)重要。最近,，臺(tái)積電推出了一種有機(jī)中介層 （CoWoS-R）,，可在互連密度與成本之間進(jìn)行權(quán)衡。

　　3D SoIC 產(chǎn)品利用芯片焊盤(pán)之間的混合鍵合提供垂直集成,。die可以面對(duì)面或面對(duì)背配置,。TSV 通過(guò)（減薄）die提供連接,。

　　InFO 和 CoWoS 產(chǎn)品已大批量生產(chǎn)數(shù)年,。CoWoS 開(kāi)發(fā)中的最新創(chuàng)新涉及將最大硅中介層尺寸擴(kuò)展到大于最大掩模版尺寸，以容納更多die（尤其是 HBM 堆棧）,，將 RDL 互連縫合在一起,。

　　在接下來(lái)的文章中中，臺(tái)積電分享了 SoIC開(kāi)發(fā)的相關(guān)內(nèi)容,。

　　芯片測(cè)試芯片

　　臺(tái)積電分享了最近的 SoIC 資格測(cè)試工具的結(jié)果,，如下所示。

　　使用的配置是 （N5） CPU 裸片與 （N6） SRAM 裸片在面對(duì)背拓?fù)渲械拇怪苯雍?。（事?shí)上,，一家主要的 CPU 供應(yīng)商已經(jīng)預(yù)先宣布了一個(gè)使用臺(tái)積電的 SoIC 連接到 CPU 的垂直“最后一級(jí)”SRAM 緩存芯片的計(jì)劃，將于 2022 年第一季度上市,。）

　　SoC設(shè)計(jì)流程

　　臺(tái)積電展示了垂直芯片集成的高級(jí)設(shè)計(jì)流程,，如下圖所示。

　　該流程需要同時(shí)關(guān)注自上而下的系統(tǒng)劃分為單獨(dú)的芯片實(shí)施,，以及對(duì)復(fù)合配置中的熱耗散的早期分析,，如上所述,。

　　熱分析的討論強(qiáng)調(diào)了 BEOL PDN 和互連的低熱阻路徑與周?chē)娊橘|(zhì)相比的“chimney”特性，如上所示,。具體而言,，臺(tái)積電與 EDA 供應(yīng)商合作提高 SoIC 模型離散化技術(shù)的準(zhǔn)確性，在最初通過(guò)粗網(wǎng)格分析確定的特定“熱點(diǎn)”區(qū)域應(yīng)用更詳細(xì)的網(wǎng)格,。

　　TSMC 還提出了一種方法建議,，將熱分析結(jié)果納入 SoIC 靜態(tài)時(shí)序分析 derate 因子（timing analysis derate factors）的計(jì)算中。就像片上變化 （on-chip variation：OCV） 取決于（時(shí)鐘和數(shù)據(jù)）時(shí)序路徑跨越的距離一樣,，SoIC 路徑的熱梯度是一個(gè)額外的 derate 因子,。TSMC 報(bào)告說(shuō)，路徑的片上溫度梯度通常為 ~5-10C,，并且溫度的小平坦 derate 時(shí)序裕度就足夠了,。對(duì)于 SoIC 路徑，~20-30C 的大梯度是可行的,。對(duì)于溫差較小的路徑,，覆蓋此范圍的平坦降額將過(guò)于悲觀——應(yīng)使用 SoIC 熱分析的結(jié)果來(lái)計(jì)算降額因子。

　　芯片測(cè)試

　　IEEE 1838 標(biāo)準(zhǔn)化工作與 die-to-die 接口測(cè)試（鏈接）的定義有關(guān),。

　　與用于在印刷電路板上進(jìn)行封裝到封裝測(cè)試的芯片上邊界掃描鏈的 IEEE 1149 標(biāo)準(zhǔn)非常相似,，該標(biāo)準(zhǔn)定義了每個(gè)芯片上用于堆棧后測(cè)試的控制和數(shù)據(jù)信號(hào)端口。該標(biāo)準(zhǔn)的主要重點(diǎn)是驗(yàn)證在 SoIC 組裝過(guò)程中引入的面對(duì)面鍵合和 TSV 的有效性,。

　　臺(tái)積電表示,，這個(gè)定義對(duì)于 SoIC 芯片之間的低速 I/O 已經(jīng)足夠了，但是高速 I/O 接口需要更廣泛的 BIST 方法,。

　　用于 SoIC 的 TSMC Foundation IP – LiteIO

　　TSMC 的庫(kù)開(kāi)發(fā)團(tuán)隊(duì)通常為每個(gè)硅工藝節(jié)點(diǎn)提供通用 I/O 單元 （GPIO）,。對(duì)于 SoIC 配置中的 die-to-die 連接，驅(qū)動(dòng)程序負(fù)載較少,，臺(tái)積電提供了“LiteIO”設(shè)計(jì),。如下圖所示，LiteIO 設(shè)計(jì)側(cè)重于優(yōu)化布局以減少寄生 ESD 和天線電容,，從而實(shí)現(xiàn)更快的裸片之間的數(shù)據(jù)速率,。

　　EDA 支持

　　下圖列出了最近與主要 EDA 供應(yīng)商合作為 InFO 和 SoIC 封裝技術(shù)開(kāi)發(fā)的關(guān)鍵工具功能。

　　圖片

　　概括

　　臺(tái)積電繼續(xù)大力投資2.5D/3D先進(jìn)封裝技術(shù)開(kāi)發(fā),。最近的主要舉措集中在 3D SoIC 直接芯片貼裝的方法論上——即分區(qū),、物理設(shè)計(jì)、分析,。具體來(lái)說(shuō),，早期熱分析是一個(gè)強(qiáng)制性步驟。此外,，臺(tái)積電還分享了他們的 SoIC eTV 認(rèn)證測(cè)試芯片車(chē)輛的結(jié)果,。2022 年將見(jiàn)證 3D SoIC 設(shè)計(jì)的快速出現(xiàn),。