在近期舉行的EDA行業(yè)頂級會議DAC 2021中，芯片行業(yè)EDA巨頭Synopsys和Cadence都分享了關(guān)于EDA行業(yè)未來發(fā)展的洞見,，分別題為《Delivering Systemic Innovation to Power the Era of SysMoore》（驅(qū)動系統(tǒng)級創(chuàng)新以賦能系統(tǒng)摩爾定律時代）和《More Than Moore and Charting the Path Beyond 3nm》（3nm節(jié)點之后如何超越摩爾定律）,。兩篇行業(yè)分享都不約而同地提到了摩爾定律放慢以及EDA行業(yè)的下一個機會，其中的一些觀點非常值得我們關(guān)注,。
摩爾定律與EDA
在摩爾定律鼎盛之際,，半導(dǎo)體芯片的集成度隨著工藝節(jié)點的縮小每18個月翻一倍,，同時也帶來了大幅的性能提升。在那個時候,，EDA工具必須能跟上工藝節(jié)點縮小的節(jié)奏,，包括如何能夠在集成電路規(guī)模指數(shù)級提升（18個月翻一倍）的情況下完成超大規(guī)模電路的邏輯和物理綜合（布局布線等），以及如何能支持新工藝節(jié)點帶來的新特性（例如晶體管建模,，DRC規(guī)則等等）,。總體而言,，那個時候的EDA工具可以說是追蹤摩爾定律的步伐,，追隨著工藝節(jié)點更新?lián)Q代而增加對最新工藝節(jié)點的支持。
而隨著摩爾定律接近物理極限,，下一代工藝的進一步更新的節(jié)奏正在慢慢放緩,，同時新工藝的成本越來越高但是對于性能的提升正在變小（只有15-30%左右）,，這使得使用成熟工藝的機會越來越多,。另一方面，整個芯片行業(yè)對于性能,、能效比等提升的追求并沒有變慢,，因此這就對于整體芯片的設(shè)計范式提出了新的要求，這同時也是EDA行業(yè)的機會,。
首先,，由于摩爾定律中新工藝節(jié)點帶來的性能提升正在變小，因此芯片性能提升更多需要依靠設(shè)計,，而不是僅僅依靠工藝改善,。芯片設(shè)計中一個非常重要的環(huán)節(jié)就是邏輯綜合和后端布局布線，因此在摩爾定律減緩的時代,，事實上對于EDA工具的性能需求是提升了,，因為芯片設(shè)計公司需要更強大更高效的EDA工具來充分挖掘半導(dǎo)體工藝的潛能，來實現(xiàn)芯片設(shè)計性能的提升,。
其次,，隨著摩爾定律變緩，“More than Moore”正在成為新的設(shè)計范式,，其中的一個重要改變就是使用高級封裝和3D堆疊技術(shù),，將多個芯片使用封裝的形式集成在一起，從而實現(xiàn)集成度和性能的提升,。在這個角度上來說,，芯片設(shè)計已經(jīng)不僅僅是單個芯片的問題，而逐漸變?yōu)槎嘈酒到y(tǒng)工程問題,。因此,，EDA工具也必須對這樣的多芯片系統(tǒng)工程提供支持,。
這兩個機會也是Synopsys和Cadence在DAC 2021技術(shù)分享中的重點內(nèi)容。針對這兩個問題,，Synopsys和Cadence不約而同地指出使用人工智能和對于高級封裝技術(shù)的系統(tǒng)級芯片支持將是未來半導(dǎo)體EDA行業(yè)發(fā)展的主要方向,。
EDA+人工智能
芯片EDA，尤其是邏輯綜合以及布局布線等,，往往從計算上來看是NP－h(huán)ard問題,，即在有限時間內(nèi)幾乎不可能獲得全局最優(yōu)解，而大概率是得到一個性能還不錯的次優(yōu)解,。使用經(jīng)典算法通常會在電路規(guī)模提升時運行速度變慢,，而且很多時候的最終結(jié)果質(zhì)量很依賴于工程師人工給出的一些初始條件?？偠灾?，無論是運行時間、工程師資源還是最終結(jié)果的質(zhì)量,，EDA軟件都存在瓶頸,。
隨著人工智能的發(fā)展，使用人工智能來幫助解決EDA工具中的NP－h(huán)ard問題正在成為重要的方法,。與AlphaGo解決圍棋問題類似,，人工智能也可以通過從海量數(shù)據(jù)中學(xué)習(xí)規(guī)律，來幫助EDA工具更快地獲得更好的結(jié)果,。理論上,，人工智能同樣沒法確保能獲得最優(yōu)解，但是可以幫助邏輯綜合和布局布線算法更快地收斂到一個質(zhì)量更高的解,，從而能節(jié)省工具運行時間，節(jié)省工程師資源（對于工程師經(jīng)驗和人工干預(yù)的需求更低）,，并且提升最終結(jié)果的質(zhì)量,。
在本次DAC 2021上，Synopsys和Cadence都著重分享了關(guān)于人工智能在EDA工具中的應(yīng)用,。Synopsys的DSO.ai和Cadence的Cerebrus平臺都能夠在整個芯片設(shè)計流程中引入人工智能的幫助,，從而加速EDA運行時間并提升質(zhì)量（兩家公司列舉的例子中都提到了數(shù)倍的工程師資源和運行時間改善，同時在最終指標(biāo)中則實現(xiàn)了10%以上的顯著提升）,。 我們認(rèn)為,，這樣的提升完全回答了在摩爾定律趨緩時代，EDA如何能幫助芯片公司更進一步挖掘半導(dǎo)體工藝的潛力并確保芯片性能提升速度不受摩爾定律的影響,。此外,，我們認(rèn)為人工智能的引入也會對芯片設(shè)計方法論和行業(yè)帶來改變，對于工程師的需求也會越來越減少,，這從某種角度來說,，也會進一步降低芯片設(shè)計的門檻,，越來越多的系統(tǒng)公司將有機會能自研芯片，同時在芯片團隊中,，前端架構(gòu)和微架構(gòu)設(shè)計的重要性也會越來越高,。
高級封裝驅(qū)動系統(tǒng)性能提升
如果說人工智能的引入更多是提升EDA工具底層性能的提升，那么對高級封裝的支持則將成為下一代EDA工具需要支持的最重要的新特性,。
如前所述,，使用高級封裝后，EDA工具必須支持的設(shè)計對象不僅僅是一個芯片,，而是多個芯片形成的系統(tǒng),。這個多芯片系統(tǒng)實際上給EDA帶來了很大的挑戰(zhàn)。例如,，如何確保3D芯片堆疊時的芯片發(fā)熱能滿足散熱的條件,，如何確保不同芯片間的互聯(lián)能滿足信號完整性，當(dāng)多個芯片形成系統(tǒng)時其工藝和電壓的corner數(shù)也會大幅提升,，如何確保時序設(shè)計能滿足需求等等,。換句話說，對于高級封裝的支持是對于時序,、信號完整性和熱分析等傳統(tǒng)EDA工具的一個升級,，將傳統(tǒng)僅僅用于二維單芯片的分析工具升級到對于2.5維和三維都能夠支持。
這同時也是Synopsys和Cadence在DAC 2021演講中的另一個重點,。Synopsys提出的解決方案名為3DIC Compiler,，而Cadence的平臺則是Integrity 3DIC Platform。兩家公司提出的方案實際上都是給予他們之前已經(jīng)相對成熟的時序,、布局布線,、信號完整性、熱分析等EDA工具并實現(xiàn)針對高級封裝領(lǐng)域的升級,，從而能實現(xiàn)大幅降低流程運行時間,，并提升分析結(jié)果質(zhì)量，這樣的升級也無疑是對于高級封裝逐漸取代摩爾定律推動芯片性能提升的一個回應(yīng),。
對中國EDA行業(yè)的啟示
隨著摩爾定律放緩,，對于中國的EDA行業(yè)既是機會也是挑戰(zhàn)。機會在于,，如前所分析,，整體芯片行業(yè)對于EDA的需求會變強，因此整個行業(yè)也會加強對于EDA的投入,，對于中國EDA廠商來說,，除了對設(shè)計和驗證等傳統(tǒng)技術(shù)上進行加強和查漏補缺以外，而人工智能等新算法范式則是一個新的起跑點,，其中中國EDA公司和國際領(lǐng)先公司都處于相似的起跑點上,。而挑戰(zhàn)則在于,，由于芯片行業(yè)對于EDA的要求在提升，因此中國的EDA行業(yè)必須進一步加強自身的能力建設(shè),，才能更好地與國外巨頭競爭,。
我們認(rèn)為，中國EDA行業(yè)應(yīng)該首先把握住人工智能這一機會,，因為整體來說中國的人工智能水準(zhǔn)并不落后于其他國家,，同時中國甚至在數(shù)據(jù)量等訓(xùn)練人工智能模型地重要資源上有一定優(yōu)勢，因此這也將成為中國EDA公司能實現(xiàn)追趕和超越的一個重要維度,。而從另一個角度,，高級封裝對于時序、信號完整性和熱分析地需求也在提醒中國的EDA公司一方面要加強這些基本工具地積累,，同時也要積極地擴大自己支持的工具范圍,，因為對于高級封裝來說最終一定是能將多種工具集成在一起的平臺才能獲得用戶的青睞。如果能抓住這兩個新的設(shè)計范式,，中國的EDA行業(yè)必將獲得大的進步,。