芯片行業(yè)在小芯片（chiplets）基礎(chǔ)設(shè)施標(biāo)準(zhǔn)化方面取得了進(jìn)展,，為更快、更可預(yù)測地集成不同供應(yīng)商的不同功能和特性奠定了基礎(chǔ),。

　　從小型,、高度專業(yè)化的芯片菜單中進(jìn)行選擇,，并針對(duì)特定的應(yīng)用程序和用例混合和匹配它們的能力已經(jīng)出現(xiàn)了十多年。但在 2016 年國際半導(dǎo)體技術(shù)路線圖結(jié)束后,，將硬 IP 集成到封裝中的想法真正開始流行起來,。從那時(shí)起，芯片制造商一直在尋找各種不同的選擇來補(bǔ)充微縮挑戰(zhàn),，因?yàn)樽?2nm以來,，每一種新的微縮技術(shù)都變得越來越昂貴。

　　小芯片已成為擴(kuò)展摩爾定律或完全回避它的一種方式,，具體取決于應(yīng)用,。無論哪種方式，最近推出的通用 Chiplet Interconnect Express (UCIe) 規(guī)范 1.0 都是一種支持技術(shù),，它提供了一種標(biāo)準(zhǔn)方法，可以將這些有限的功能/特性小芯片連接到一個(gè)半定制的封裝中,。

　　UCIe 采用與PCIe類似的方法,，PCIe 是一種用于 PCB 的標(biāo)準(zhǔn)化接口，使供應(yīng)商能夠混合和匹配各種設(shè)備以實(shí)現(xiàn)圖形,、內(nèi)存和存儲(chǔ)等功能,。UCIe 將其降低到 die-to-die 互連的水平，并得到了 AMD,、Arm,、ASE、谷歌,、英特爾,、Meta、微軟,、高通,、三星和臺(tái)積電等行業(yè)巨頭的支持。

　　行業(yè)參與者的最終目標(biāo)是為小芯片創(chuàng)建一個(gè)大型生態(tài)系統(tǒng)或市場,，可以使用預(yù)先表征的現(xiàn)成組件快速組裝,。從制造的角度來看，小芯片提供了更快的生產(chǎn)時(shí)間,，因?yàn)樗鼈兊奈锢沓叽绫?SoC 小,。困難的部分是將設(shè)備集成到由多個(gè)供應(yīng)商開發(fā)的具有可預(yù)測結(jié)果的封裝中。這就是UCIe 發(fā)揮關(guān)鍵作用的地方,。

　　“像 UCIe 這樣的標(biāo)準(zhǔn)化互連協(xié)議可以作為強(qiáng)大的小芯片技術(shù)生態(tài)系統(tǒng)的關(guān)鍵推動(dòng)者,，”西門子 EDA的 IC 驗(yàn)證部門的驗(yàn)證 IP 產(chǎn)品經(jīng)理 Gordon Allan 說?！胺催^來,，除了分解帶來的固有裸片良率優(yōu)勢外,，該生態(tài)系統(tǒng)還可以實(shí)現(xiàn)更高的生產(chǎn)力和更快的上市時(shí)間。雖然 UCIe 本身并不會(huì)提高芯片良率,，但由于小芯片尺寸更小,，并且有機(jī)會(huì)在其功能的理想節(jié)點(diǎn)點(diǎn)實(shí)施，因此小芯片的使用創(chuàng)造了提高良率的機(jī)會(huì),?！?/p>

　　UCIe 的好處

　　Chiplets 將用于各種細(xì)分市場，從高性能計(jì)算到物聯(lián)網(wǎng),、5G,、汽車、醫(yī)學(xué)成像,、邊緣計(jì)算,、人工智能和移動(dòng)設(shè)備。在所有這些市場中,，芯片制造商都面臨著提供更高性能和更針對(duì)特定領(lǐng)域的解決方案的壓力,，但與此同時(shí)，其中許多設(shè)備的生產(chǎn)量將比智能手機(jī)或服務(wù)器小得多,。

　　這就是類似 LEGO 的小芯片方法適合的地方,，而 UCIe 是該策略的核心要素。與 PCIe 相比,，標(biāo)準(zhǔn)封裝的 UCIe shoreline帶寬（線性）為 28 到 224,，高級(jí)封裝為 165 到 1317 GB/s/mm，相比提高了 20 到 100 以上,。PCIe 的延遲約為20ns,。在小于 2ns (Tx + Rx) 時(shí)，UCIe 提供了 10 倍的改進(jìn),。電源效率為0.5（標(biāo)準(zhǔn)封裝）和0.25（高級(jí)封裝）pJ/b,，提高了10倍以上。這很重要,。更高的功率效率轉(zhuǎn)化為更低的熱量產(chǎn)生并最終為半導(dǎo)體帶來更高的可靠性,。

　　英特爾、臺(tái)積電和三星這三個(gè)代工廠目前正在開發(fā) 3nm 工藝技術(shù),，英特爾的路線圖將 2nm 以下擴(kuò)展到埃領(lǐng)域,。但在這些節(jié)點(diǎn)上開發(fā)芯片需要在良率學(xué)習(xí)和散熱、新晶體管類型,、新材料以及High NA EUV 光刻方面面臨重大挑戰(zhàn),。通過限制在這些高級(jí)節(jié)點(diǎn)上開發(fā)的內(nèi)容，并將加速器和內(nèi)存等其他組件作為單獨(dú)的小芯片封裝在一起,，產(chǎn)量和上市時(shí)間都得到了改善,。

　　UCIe 是朝著這個(gè)方向發(fā)展的重要成果,，第一個(gè)版本同時(shí)解決了 2D 和 2.5D 制程。UCIe 3D 工藝也在進(jìn)行中,，有望進(jìn)一步簡化小芯片連接并緩解當(dāng)今的一些制造問題,。

　　圖 1：UCIe 將使設(shè)計(jì)人員能夠在未來的半導(dǎo)體開發(fā)中將處理器、存儲(chǔ)器,、控制器,、RF 和 I/O 等功能塊分離到小芯片中。

　　典型的 SoC 封裝包括多功能模塊,，例如處理器,、協(xié)處理器、加速器,、存儲(chǔ)器以及其他控制器和I/O 功能,。小芯片設(shè)計(jì)將這些功能塊分成更小的小芯片。UCIe 不是制造包含所有這些多功能模塊的大型單片芯片,，而是為制造商提供了一種方法來分別構(gòu)建處理器和 I/O 小芯片,，然后再連接這些功能模塊（小芯片）。

　　如果任何小芯片在制造過程中遇到問題,，它們可以被丟棄并用其他小芯片替換，但該封裝中的其余組件將保持不變,。這種方法可以提高生產(chǎn)效率,、縮短上市時(shí)間并節(jié)省成本。隨著商業(yè)小芯片的開發(fā),，它還可能提供更多選擇,，允許芯片制造商準(zhǔn)確地構(gòu)建客戶需要的東西。這些小芯片也可以多次重復(fù)使用,，例如在存儲(chǔ)器的情況下,，或者它們可以針對(duì)特定應(yīng)用進(jìn)行定制。

　　對(duì)于今天的無晶圓設(shè)計(jì),，內(nèi)存塊可以反復(fù)使用,，但設(shè)計(jì)人員仍然必須通過相同的設(shè)計(jì)步驟將其集成到單片芯片或高級(jí)封裝中。使用標(biāo)準(zhǔn)化接口,，可以加快這一過程,。

　　“對(duì)于代工廠而言，多die設(shè)計(jì)可能意味著更多的die流片,?！盨ynopsys產(chǎn)品營銷高級(jí)總監(jiān) Mick Posner 說?！按S還可能會(huì)嘗試通過提供一些現(xiàn)成的裸片來促進(jìn)多裸片業(yè)務(wù),，這些裸片的使用方式與它們已經(jīng)用于關(guān)鍵 IP 塊的方式類似,。這可能會(huì)讓代工廠更好地利用‘舊’節(jié)點(diǎn)的產(chǎn)能，即使對(duì)于非常先進(jìn)的設(shè)計(jì)也是如此,?！?/p>

　　然而，這并不是一項(xiàng)微不足道的努力,?！盀榇耍琩ie-to-die 接口必須在所有相關(guān)節(jié)點(diǎn)上都可用,，”Posner 說,。“無晶圓廠芯片設(shè)計(jì)人員將能夠?qū)Ｗ⒂谒麄兊牟町惢蛩?，并依靠芯片封裝來實(shí)現(xiàn)其他‘通用’功能,，就像他們今天對(duì) IP 所做的那樣。同樣地,，芯片制造商可以通過提供更具可擴(kuò)展性的解決方案并以小芯片的形式提供可組合的產(chǎn)品,，以供其他人以樂高方式與他們的“秘密武器”（例如加速器、GPU 等）進(jìn)行組裝,，從而擴(kuò)大他們的市場,。IP 供應(yīng)商可以選擇通過提供基于許可使用、版稅和/或硬件數(shù)量的新商業(yè)模式的硬化或已知良好芯片格式的專用 IP 子系統(tǒng)來擴(kuò)展生態(tài)系統(tǒng),?！?/p>

　　其他人指出了類似的好處。Arm公司產(chǎn)品管理高級(jí)總監(jiān) JeffDefilippi 表示：“人們很清楚需要基于小芯片的處理器來提高性能和降低成本,?；A(chǔ)設(shè)施業(yè)務(wù)線?！暗钡阶罱?，關(guān)于如何利用小芯片架構(gòu)的優(yōu)勢超出供應(yīng)商特定的實(shí)施，幾乎沒有一致意見,。UCIe 技術(shù)定義了一個(gè)開放的行業(yè)標(biāo)準(zhǔn),，用于在封裝級(jí)建立無處不在的互連，滿足客戶對(duì)更可定制的封裝級(jí)集成的要求,。它結(jié)合了來自可互操作,、多供應(yīng)商生態(tài)系統(tǒng)的一流芯片對(duì)芯片互連和協(xié)議，并從頭開始構(gòu)建和指定,，以提供最佳 KPI,，同時(shí)滿足廣泛的采用標(biāo)準(zhǔn)。這使最終用戶能夠混合和匹配來自多供應(yīng)商生態(tài)系統(tǒng)的小芯片組件，用于 SoC 構(gòu)建,?！?/p>

　　小芯片也解決了芯片設(shè)計(jì)中的另一個(gè)棘手問題。隨著更多功能被添加到芯片中,，包括 AI/ML,，芯片的物理尺寸不斷增長。但它們?cè)谥圃爝^程中受到掩模版尺寸的限制,，掩模版尺寸決定了晶片上可以用單個(gè)掩模無誤地曝光的表面積量,。目前，掩膜版的尺寸限制在 800 到 850mm? 之間,，這也是當(dāng)今光刻設(shè)備所能達(dá)到的數(shù)字,。在此限制內(nèi)，設(shè)計(jì)人員可以選擇生產(chǎn)許多簡單的芯片,，或者生產(chǎn)較少復(fù)雜的芯片,，例如結(jié)合處理器、協(xié)處理器,、存儲(chǔ)器和 I/O 的芯片,。

　　UCIe 改變了這一模式，使芯片設(shè)計(jì)人員能夠以更少的工作量,、更短的交貨時(shí)間和更高的產(chǎn)量為特定應(yīng)用開發(fā)定制（定制）解決方案,。例如，一個(gè)需要射頻調(diào)制解調(diào)器但只需要兩個(gè)內(nèi)存塊的通信芯片將能夠連接 3nm 處理器與 28nm 射頻,，加上兩個(gè)內(nèi)存塊和其他 I/O,。使用 UCIe 連接這些模塊為設(shè)計(jì)人員提供了更高程度的靈活性。

　　圖 2：隨著芯片尺寸變小,，半導(dǎo)體開發(fā)成本上升。UCIe 制造過程可能會(huì)減緩增長速度,。

　　第一步

　　UCIe 1.0 是第一個(gè)支持基于 PCI Express (PCIe) 和Compute Express Link (CXL)行業(yè)的 die-to-die I/O 物理層,、die-to-die 協(xié)議和軟件堆棧的開放行業(yè)標(biāo)準(zhǔn)標(biāo)準(zhǔn)。它包括業(yè)界領(lǐng)先的 KPI,、調(diào)試支持和合規(guī)性注意事項(xiàng),。目標(biāo)是確保芯片組互連和互操作。UCIe 的未來目標(biāo)包括添加定義高級(jí)小芯片外形和管理的附加協(xié)議,。

　　“UCIe 是一個(gè)綜合規(guī)范,，旨在推動(dòng)圍繞多die SoC 設(shè)計(jì)的連貫生態(tài)系統(tǒng)，”Synopsys產(chǎn)品營銷高級(jí)總監(jiān) Shekhar Kapoor 說,?！癠CIe聯(lián)盟已經(jīng)發(fā)布了一個(gè) die-to-die 接口規(guī)范，它比其他選項(xiàng)更具包容性，涵蓋了完整的協(xié)議棧以及物理層,。因此,，它可以解決最相關(guān)的多die SoC 用例。相比之下,，其他標(biāo)準(zhǔn)工作主要集中在接口的物理層方面,。除了完整性之外，UCIe 規(guī)范在其提出的性能指標(biāo)（如邊緣效率,、電源效率和延遲方面）也很有吸引力,。UCIe還定義了一個(gè)連貫的路線圖，以符合行業(yè)的預(yù)期未來需求,，換個(gè)角度來看,，Marvell、英特爾和 AMD 已經(jīng)在幾代芯片中使用小芯片方法,，這使它們具有優(yōu)于競爭對(duì)手的先天優(yōu)勢,。但隨著業(yè)界其他公司開始采用這種樂高積木方法，它為所有芯片制造商開辟了類似的定制能力,。

　　“采用標(biāo)準(zhǔn)化定義,，以及發(fā)布 UCIe 成員承諾在商用小芯片中使用的標(biāo)準(zhǔn)化小芯片 I/O 接口，應(yīng)該會(huì)擴(kuò)大和簡化小芯片技術(shù)的采用,，”西門子的Allan說,。“這可能包括參考工具包,、合規(guī)文檔和開放支持,。結(jié)果將是任何希望使用商業(yè)小芯片的人都可以輕松做到這一點(diǎn)，就像今天的設(shè)計(jì)師可以使用 HBM 內(nèi)存并將其集成到他們的設(shè)計(jì)中一樣,。從穩(wěn)定性的角度來看,，UCIe 將受益于 PCIe 和 CXL 的基礎(chǔ)，這些基礎(chǔ)正在被市場廣泛采用,。這對(duì)于未來 UCIe 解決方案的穩(wěn)定性來說是個(gè)好兆頭,。此外，安全性有望成為小芯片采用的一個(gè)積極因素,，因?yàn)橥ㄟ^將它們放置在芯片上可以使功能更加安全,，現(xiàn)在可能在小芯片中處于芯片外。UCIe 所基于的底層 PCIe/CXL 協(xié)議具有強(qiáng)大的安全實(shí)現(xiàn) (IDE),，可以為采用小芯片的用戶提供安全保障,。”

　　圖 3：半導(dǎo)體,、封裝,、IP 供應(yīng)商、代工廠和云服務(wù)提供商的領(lǐng)導(dǎo)者正在聯(lián)手推動(dòng)新的開放式小芯片標(biāo)準(zhǔn)。資料來源：UCIE 聯(lián)盟

　　未來發(fā)展與挑戰(zhàn)

　　總體而言,，半導(dǎo)體行業(yè)對(duì)新標(biāo)準(zhǔn)充滿熱情,。但這只是起點(diǎn)。下一步是建立一個(gè)小芯片生態(tài)系統(tǒng),，該生態(tài)系統(tǒng)具有良好的特征并在硅片中得到驗(yàn)證,。

　　Cadence負(fù)責(zé)信號(hào)完整性的產(chǎn)品工程架構(gòu)師 Ken Willis 說：“對(duì)于內(nèi)插器上的小芯片設(shè)計(jì)，目前存在詳細(xì)的物理實(shí)現(xiàn)工具,，以及詳細(xì)的布局后提取和信號(hào)完整性,、電源完整性和熱仿真工具?！?“仍然需要的關(guān)鍵功能是為早期可行性和權(quán)衡分析提供支持的預(yù)設(shè)計(jì)分析環(huán)境,，以幫助在實(shí)施時(shí)做出架構(gòu)和系統(tǒng)級(jí)決策。這將需要訪問合格的小芯片分析模型庫,、代表性中介層互連庫,，以及跨中介層/封裝/電路板快速“虛擬原型”潛在實(shí)施方法的能力，以實(shí)現(xiàn)多學(xué)科分析,?！?/p>

　　還有很多工作要做?！癠CIe 倡導(dǎo)者已經(jīng)明確定義了他們的重點(diǎn)領(lǐng)域,，其中包括具有行業(yè)領(lǐng)先 KPI 的裸片到裸片 I/O、用于近期批量附加的 CXL/PCIe,，以及確?；ゲ僮餍院脱葸M(jìn)的明確規(guī)范，”說西門子 EDA 嵌入式板系統(tǒng)部門的產(chǎn)品經(jīng)理 Keith Felton,?！罢雇磥恚琔CIe應(yīng)該尋求與其他專注于實(shí)現(xiàn)小芯片商業(yè)化和使用的行業(yè)聯(lián)盟密切合作,，例如作為開放計(jì)算項(xiàng)目 ODSA/CDX 業(yè)務(wù)工作組一部分的小芯片設(shè)計(jì)交換 (CDX) 項(xiàng)目,。”

　　UCIe 是重要的第一步,。“一個(gè)完整的接口解決方案包含許多不同的元素,，包括協(xié)議,、PHY、安全性,、管理,、調(diào)試和外形尺寸，”Arm 的 Defilippi 說?！皹I(yè)界一直在以定制的方式解決這些問題,，現(xiàn)在 UCIe 將面臨這些元素標(biāo)準(zhǔn)化的挑戰(zhàn)?！?/p>

　　盡管如此,，在行業(yè)重量級(jí)人物的支持下，UCIe 規(guī)范 1.0 正在獲得動(dòng)力,。新興的開放式行業(yè)標(biāo)準(zhǔn)提供了更好的性能,、低功耗和更高的產(chǎn)量。此外,，計(jì)劃中的 3-D 重點(diǎn)有望促進(jìn)整個(gè)半導(dǎo)體生態(tài)系統(tǒng)的發(fā)展,。

　　“目前，UCIe 規(guī)范 1.0 解決了 2D 和 2.5D 流程,，”英特爾高級(jí)研究員兼 I/O 技術(shù)首席架構(gòu)師,、UCIe 標(biāo)準(zhǔn)推動(dòng)者成員 Debendra Das Sharma 說?！拔覀兿Ｍ谖磥淼陌姹局泻w 3D,。UCIe通過定義通用標(biāo)準(zhǔn)接口提供性能和電源效率改進(jìn)，它將使整個(gè)小芯片生態(tài)系統(tǒng)受益,。IP 開發(fā)商和小芯片制造商,，包括制造處理器、存儲(chǔ)器,、協(xié)處理器,、加速器、控制器和不同類型 I/O 的制造商現(xiàn)在可以參與其中,。他們將共同加速未來的半導(dǎo)體創(chuàng)新,。”