據(jù)外媒eetimes報道,，臺積電早前與少數(shù)幾家媒體分享了其工藝路線圖,。按照他們所說，臺積電將在2025年推出使用納米片晶體管的2nm工藝,。而展望未來,，代工廠正在評估CFET等工藝技術(shù)，以將其當(dāng)作納米片的“接班人”,。

　　按照臺積電業(yè)務(wù)發(fā)展副總裁 Kevin Zhang介紹,，CFET是一個選擇，且目前還處于研發(fā)階段,，所以他也不能提供其任何時間表,。

　　臺積電的技術(shù)路線圖顯示，他們正在研究的新材料包括二硫化鎢等,。Kevin Zhang則指出,，這種材料提供了更好的傳導(dǎo)性和更節(jié)能的計(jì)算。他同時還補(bǔ)充說,，臺積電還在評估中的是碳納米管,，這是一種更有效地移動電子的材料。

　　Kevin Zhang同時指出,，3 nm 將是一個長節(jié)點(diǎn),。在該節(jié)點(diǎn)上將有大量需求。而那些對計(jì)算能效有更高要求的客戶可以率先轉(zhuǎn)向2nm,。

　　“3 nm和 2 nm 將重疊 [并] 并存相當(dāng)長的一段時間,，”Kevin Zhang說。

　　3nm后的晶體管選擇

　　近期有數(shù)家晶圓廠宣布,，其3納米或2納米邏輯芯片的量產(chǎn)技術(shù)將轉(zhuǎn)移陣地,，從主流的鰭式場效晶體管（FinFET）制程，改以納米片（nanosheet）的晶體管架構(gòu)制造,。imec將于本文回顧納米片晶體管的早期發(fā)展歷程,，并展望其新世代架構(gòu)，包含叉型片（forksheet）與互補(bǔ)式場效晶體管（CFET）,。

　　芯片產(chǎn)業(yè)從未為了量產(chǎn)而急于采用全新的晶體管架構(gòu),，因?yàn)檫@會帶來錯綜復(fù)雜的新局面和投資成本。但在近期，象是三星,、Intel,、臺積電和IBM等公司的公開聲明都在在顯示，我們正面臨制程技術(shù)的關(guān)鍵轉(zhuǎn)折,。

　　自2022年或2023年起,，這些半導(dǎo)體大廠都將從長期采用的鰭式場效晶體管（FinFET）制程中逐漸轉(zhuǎn)移，在3納米或2納米邏輯芯片的生產(chǎn)規(guī)劃中,，導(dǎo)入納米片（nanosheet）形式的晶體管架構(gòu),。

　　本文將解釋驅(qū)動此次歷史性轉(zhuǎn)折的主要因素，也會介紹不同世代的納米片架構(gòu),，包含納米片,、叉型片（forksheet）和互補(bǔ)式場效晶體管（CFET），同時針對這系列架構(gòu)在CMOS微縮進(jìn)程中的個別競爭優(yōu)勢進(jìn)行評比,，并探討關(guān)鍵的制程步驟,。

　　從FinFET轉(zhuǎn)移到納米片制程的考量因素

　　為了進(jìn)一步微縮CMOS邏輯元件，半導(dǎo)體產(chǎn)業(yè)投入了大量心力,，持續(xù)縮減邏輯標(biāo)準(zhǔn)單元的尺寸,。降低標(biāo)準(zhǔn)單元的高度是一種作法。該數(shù)值被定義為每標(biāo)準(zhǔn)單元的導(dǎo)線數(shù)（或軌道數(shù)）與金屬層間距的乘積,。

　　圖一 : 邏輯標(biāo)準(zhǔn)單元布局的示意圖：接觸式多晶硅閘極間距（contacted poly pitch,；CPP）、鰭片間距（fin pitch,；FP）,、金屬層間距（metal pitch；MP）,，以及標(biāo)準(zhǔn)單元高度（cell height）,。

　　透過減少軌道數(shù)，就能縮短標(biāo)準(zhǔn)單元的高度,。就FinFET架構(gòu)來說,，新一代的設(shè)計(jì)是透過減少鰭片數(shù)量來實(shí)現(xiàn)微縮，從三鰭減至雙鰭,，分別構(gòu)成7.5軌和6軌的標(biāo)準(zhǔn)單元,。以6軌的設(shè)計(jì)為例，指的是每個標(biāo)準(zhǔn)單元高度可容納6條金屬導(dǎo)線,。不過如果在減少鰭片數(shù)量的同時,，維持其尺寸不變，就會降低驅(qū)動電流并增加變異性,。因此，為了補(bǔ)償這些性能損失，鰭片的構(gòu)形會被拉長,，最終可以實(shí)現(xiàn)單鰭5軌的設(shè)計(jì),。

　　圖二 : 為了進(jìn)一步微縮標(biāo)準(zhǔn)單元，F(xiàn)inFET架構(gòu)必須減少鰭片數(shù)量,，新一代設(shè)計(jì)的鰭片構(gòu)形會更長,、更薄且更緊密，驅(qū)動電流會隨之降低,，變異性也會增加,。

　　然而，要想進(jìn)一步改良單鰭5軌FinFET元件的驅(qū)動電流,，其實(shí)極有難度,，這時就輪到納米片架構(gòu)登場。透過垂直堆棧多個單鰭標(biāo)準(zhǔn)單元的納米片導(dǎo)電通道,，就能形成一條更廣的有效通道寬度,。如此一來，納米片可以在相同尺寸下,，提供比鰭片還要高的驅(qū)動電流,，而這正是持續(xù)微縮CMOS元件的關(guān)鍵優(yōu)勢。

　　此外,，納米片架構(gòu)也提供了調(diào)整通道寬度的彈性,，在設(shè)計(jì)上更自由。也就是說,，設(shè)計(jì)人員可以選擇不去調(diào)高驅(qū)動電流,，而是進(jìn)一步降低元件尺寸與電容：采用較窄的通道設(shè)計(jì)，通?？梢越档蛯悠g的寄生電容,。

　　納米片勝過FinFET的另一個顯著特點(diǎn)，就是采用「環(huán)繞閘極（gate-all-around,；GAA）」結(jié)構(gòu),。在此結(jié)構(gòu)下，導(dǎo)電通道完全被包圍在高介電系數(shù)材料或金屬閘極之中,，因此,，閘極在縮短通道的情況下，仍能展現(xiàn)更佳的通道控制能力,。

　　關(guān)鍵的制程模塊

　　如同過去從平面MOSFET轉(zhuǎn)移至FinFET的過渡時期,，目前從FinFET轉(zhuǎn)移到納米片結(jié)構(gòu)時，也要面對全新的制程整合挑戰(zhàn),。幸運(yùn)的是,，納米片可以視為FinFET的自然演變,，所以很多為了優(yōu)化與開發(fā)FinFET制程的模塊，都能沿用至納米片制程,。這也促使業(yè)界更容易接受這套新架構(gòu),。盡管如此，imec指出,，F(xiàn)inFET與納米片制程仍有四大關(guān)鍵差異,，需要特別研發(fā)創(chuàng)新技術(shù)。

　　首先,，為了建構(gòu)通道的輪廓,，納米片結(jié)構(gòu)會利用硅（Si）與硅鍺（SiGe）進(jìn)行多層的磊晶成長。由于使用了不同的成長材料,，還產(chǎn)生了相應(yīng)的晶隔不匹配問題,，致使傳統(tǒng)的CMOS制程不再適用。在采用多層架構(gòu)的堆棧中,，硅鍺是犧牲層,，在除去替代金屬閘極（replacement metal gate；RMG）并釋出通道的步驟中會被移除,。接著,，整個堆棧會進(jìn)行圖形化，制成高深寬比的鰭片,，因此如何確保納米片的構(gòu)形就是個挑戰(zhàn),。

　　imec在2017年國際電子元件會議（IEDM）上就提出了一套關(guān)鍵的優(yōu)化方案，采用低熱預(yù)算的淺溝槽隔離（shallow trench isolation）制程來導(dǎo)入一層襯墊層（liner）,，結(jié)果可以有效抑制氧化誘發(fā)的鰭片變形現(xiàn)象,。這也強(qiáng)化了對納米片的材形控制，進(jìn)而提升元件性能,，包含DC與AC效能,，前者指的是增加驅(qū)動電流，后者則是在相同功率下加快開關(guān)速度,。采用新型納米片制程的首個應(yīng)用案例是環(huán)形振蕩電路,，其AC效能的升級成功反應(yīng)在更短的閘極延遲上。

　　納米片結(jié)構(gòu)與FinFET的第二個差別,，是需要導(dǎo)入一層內(nèi)襯層,，也就是透過增加一層介電層來隔離閘極與源／汲極，進(jìn)而降低電容,。在這個制程步驟中,，硅鍺層的外部會在進(jìn)行橫向蝕刻后形成凹陷，隨后,，這些小孔洞會以介電材料填充,。而整合內(nèi)襯層就是納米片制程中最復(fù)雜的步驟,，對蝕刻技術(shù)要求嚴(yán)格，需要高選擇比與準(zhǔn)確的側(cè)向控制,。這項(xiàng)挑戰(zhàn)受到各地研究團(tuán)隊(duì)的關(guān)注,，包含imec在內(nèi)都在著手解決。

　　第三個差異在于納米片制程包含了釋出通道的步驟,，納米片在這之后會相互分離。方法是利用蝕刻移除硅鍺層,，過程中需要高度選擇性,，才能把少量的鍺留在納米片之間，并降低硅材的表面粗糙度,。此外,，為了避免這些微型化納米片相吸附著，還必須控制靜摩擦力,。imec對不同的蝕刻方法進(jìn)行了基礎(chǔ)研究,，包含干式與濕式制程，目前成果已能大力協(xié)助解決上述問題,。

　　最后一點(diǎn)是替代金屬閘極的整合,，包含在納米片周圍與彼此間的間隙內(nèi)沉積金屬，并進(jìn)行圖形化,。imec在2018年指出,，為了縮短納米片之間的垂直間距，導(dǎo)入具備功函數(shù)調(diào)變范圍的金屬材料至關(guān)重要,。imec團(tuán)隊(duì)也展示相關(guān)成果,，把納米片的垂直間距從13nm縮短為7nm，結(jié)果AC效能提升了10%,，可見微縮替代金屬閘極的重要性,。

　　圖三 : 針對垂直堆棧的環(huán)繞閘極納米片進(jìn)行優(yōu)化：（左）材行控制，（右）垂直間隙縮減,。

　　叉型片登場

　　要提升納米片的DC效能,，最快速有效的方法是增加通道的有效寬度。然而,，在一般的納米片架構(gòu)下,，實(shí)現(xiàn)這點(diǎn)并不容易。主要問題是,，n型與p型MOSFET之間必須保留大范圍的間隙,，因此，當(dāng)標(biāo)準(zhǔn)單元的高度經(jīng)過微縮,，容納更寬的有效通道就會越來越難,，而且n-p間隙在金屬圖形化時還會變小,。

　　叉型片能夠解決n-p間隙的問題。該架構(gòu)由imec提出,，首次亮相是在其2017年國際電子元件會議（IEDM）發(fā)表的SRAM微縮研究,，在2019年會議發(fā)表的研究中則作為邏輯標(biāo)準(zhǔn)單元的微縮解決方案。叉型片制程實(shí)現(xiàn)了縮短n-p間隙的目標(biāo),，在閘極圖形化前,，先在n型與p型元件之間導(dǎo)入一層介電墻，圖形化的硬光罩就能在該介電墻上進(jìn)行,，相較之下,，納米片制程則將其置于閘極通道底部。

　　導(dǎo)入介電墻能大幅緊縮n型與p型元件之間的距離,，通道的有效寬度隨之增加,，同時提升驅(qū)動電流，也就是DC效能,。此外,，n-p間距微縮除了可以達(dá)成通道有效寬度的最大化，還能選擇用來減少標(biāo)準(zhǔn)單元的軌道數(shù),，從5軌降至4軌,。這就需要開發(fā)后段與中段制程的創(chuàng)新技術(shù)，采用全新的微縮加速器,，例如埋入式電源軌（buried power rail）與自對準(zhǔn)閘極接點(diǎn)（self-aligned gate contact）,。

　　根據(jù)模擬結(jié)果，叉型片的AC效能還有可能勝過納米片,，增加10%,。對此，imec團(tuán)隊(duì)也提出解釋,，由于閘極與汲極之間的重疊區(qū)域縮小,，米勒電容或寄生電容也會降低，進(jìn)而提升元件的開關(guān)速度,，這也可能有助于制造出更高效節(jié)能的元件,。

　　從制程的觀點(diǎn)來看，叉型片源自于納米片,，是進(jìn)階的改良版本,，主要差異包含導(dǎo)入介電墻、改良內(nèi)襯層與源／汲極的磊晶成長,、進(jìn)一步微縮替代金屬閘極,。imec在2021年國際超大型集成電路技術(shù)研討會（VLSI）首度展示了以300mm納米片制程整合的場效型元件，并公開其電氣數(shù)據(jù),。其中,，該元件在僅僅17nm的n-p間距內(nèi),，成功整合了雙功函數(shù)的金屬閘極，顯現(xiàn)采用叉型片架構(gòu)的最大優(yōu)勢,。

　　不過叉型片架構(gòu)還有靜電力的問題,。納米片最受關(guān)注的特點(diǎn)，就是其四面環(huán)繞的閘極架構(gòu),，藉此可以大幅提升對通道的靜電控制能力,，但叉型片卻似退了一步，改成三面閘極架構(gòu),。盡管如此,，imec在上述實(shí)驗(yàn)中將納米片與叉型片共同整合在同片晶圓上，結(jié)果發(fā)現(xiàn),，叉型片在閘極長度為20nm的情況下，展現(xiàn)了可與納米片媲美的短通道控制能力（SS SAT＝66-68mV）,。

　　圖四 : 整合于同片晶圓的納米片與叉型片之穿透式電子顯微鏡（TEM）影像,。其中，叉型片的n-p間距只有17nm,，并成功整合了雙功函數(shù)的金屬閘極,。

　　納米片系列的長跑選手：CFET架構(gòu)

　　若要實(shí)現(xiàn)有效通道寬度的最大化，互補(bǔ)式場效晶體管（Complementary FET,；CFET）是個可行的架構(gòu),，以垂直堆棧n型與p型元件。也就是說,，n-p間距轉(zhuǎn)成垂直方向,，所以不需考量標(biāo)準(zhǔn)單元的高度限制。而垂直堆棧元件后釋出的新空間除了可以進(jìn)一步延伸通道寬度,，還能用來縮減軌道數(shù)至4軌以下,。

　　模擬結(jié)果顯示，CFET架構(gòu)能助益未來的邏輯元件或SRAM持續(xù)微縮,。其通道的構(gòu)形可以是n型或p型的鰭片,，或是n型或p型的納米片。最終,，CFET架構(gòu)會是納米片系列中最完善的架構(gòu),，成為CMOS元件的最佳選擇。

　　圖五 : CMOS元件架構(gòu)的演變流程,，先后依序?yàn)镕inFET,、納米片、叉型片與CFET,。

　　CFET架構(gòu)因?yàn)楸仨毚怪倍褩MOS與pMOS,，制程會更復(fù)雜?，F(xiàn)有兩種垂直整合方案，分為單片式（monolithic）與序列式（sequential）,，各有優(yōu)劣,。對此，imec開發(fā)了相關(guān)的制程模塊與整合方案,，并量化這些制程在功耗,、性能和尺寸方面的各自表現(xiàn)，并評估其技術(shù)難度,。

　　圖六 : 采用單片式制程的CFET元件之穿透式電子顯微鏡（TEM）影像：（左）元件頂部（右）元件底部,。

　　單片式CFET：成本低，但垂直整合制程復(fù)雜

　　制造單片式CFET的第一步,，就是底部通道的磊晶成長,，再來是沉積中間的犧牲層，最后長成頂部通道,。如果要采用納米片架構(gòu),，從底部到頂部通道的制造可以選用硅材鰭片，或者硅或硅鍺的多層堆棧,。

　　不論選擇上述何種配置,，元件在垂直堆棧后就會形成超高深寬比的架構(gòu)，因此在進(jìn)行后續(xù)圖形化的多道步驟時,，包含鰭片,、閘極、內(nèi)襯層與源／汲極接點(diǎn),，都將面臨嚴(yán)峻考驗(yàn),。舉例來說，整合替代金屬閘極的步驟尤其繁復(fù),，因?yàn)閚型與p型元件需要用到具備不同功函數(shù)的金屬材料,。

　　在2020年國際超大型集成電路技術(shù)研討會（VLSI）上，imec利用優(yōu)化的制程模塊,，首度展示采用單片式CFET架構(gòu)的整合元件,。

　　序列式CFET：通道可混合材料，但晶圓轉(zhuǎn)移難度高

　　序列式CFET制程包含多個模塊,。首先會先從底部向上制造元件,，直至接點(diǎn)，接著是運(yùn)用介電材料的晶圓接合技術(shù)（dielectric-to-dielectric wafer bonding）,，覆蓋一層未經(jīng)圖形化的半導(dǎo)體層,，最后進(jìn)行頂部元件的整合，并連接上下閘極。整個過程在中段與后段制程完成,。

　　就整合難度而言,，序列式比單片式還要容易，因?yàn)槠涞撞颗c頂部元件能沿用傳統(tǒng)的「平面結(jié)構(gòu)」分別制造,。序列式制程還有一大優(yōu)勢,，就是提供n型與p型元件整合不同通道材料的彈性，進(jìn)而提升元件性能,。例如,，nMOS采用硅材，pMOS采用硅鍺或鍺,，甚至是導(dǎo)入二硫化鎢（WS2）等二維材料,。

　　然而，這些全新制程也帶來了一些特定挑戰(zhàn),，需要各自開發(fā),。第一個挑戰(zhàn)與晶圓之間的接合有關(guān)，也就是介電材料氧化層的厚度,。如果設(shè)計(jì)得太厚,，AC效能就會下降，這也與imec在2020年國際超大型集成電路技術(shù)研討會（VLSI）上的展示成果相符,。相反地，氧化層若是太薄,，就可能會造成接合缺陷,，產(chǎn)生更多的孔洞。imec權(quán)衡兩種作法,，已經(jīng)針對薄型氧化層開發(fā)了一套零孔洞的接合制程,。

　　第二個問題是采用晶圓轉(zhuǎn)移制程時必須考量的熱預(yù)算限制。頂部元件制程的溫度必須降到500℃左右,，避免損及底部元件,。然而，某些制程步驟因?yàn)榭剂康介l極堆棧的可靠性以及活化摻雜物所需,，溫度必須達(dá)到900℃,。imec近期提出了一些解決方案來滿足兩者需求。

　　首先,，imec團(tuán)隊(duì)開發(fā)了兩套新方法,，能在低溫環(huán)境下確保閘極堆棧的可靠度。一方面,，利用低溫氫電漿制程,，把位于硅氧化物介電質(zhì)層的缺陷鈍化，另一方面，在硅通道與二氧化鉿閘極之間導(dǎo)入界面偶極,，以抵銷介電材料缺陷狀態(tài)與電子導(dǎo)帶之間的能量差距,。此外，imec也研發(fā)了一套創(chuàng)新的磊晶成長制程,，能在低溫狀態(tài)下高度活化nMOS與pMOS元件的摻雜物,。

　　不論是單片式或序列式CFET，imec將會持續(xù)研究優(yōu)化的整合模塊與制程,，提供業(yè)界最佳的解決方案,。

　　本文列舉了納米片系列架構(gòu)的競爭優(yōu)勢與技術(shù)挑戰(zhàn)，以期延續(xù)CMOS邏輯元件的微縮進(jìn)程,。每個新世代架構(gòu),，包含納米片、叉型片與CFET,，皆各有所長,，有的透過優(yōu)化通道的有效寬度來提升性能，有的進(jìn)一步微縮標(biāo)準(zhǔn)單元的高度,，有的兩者皆然,。就制程發(fā)展來看，從FinFET轉(zhuǎn)移到納米片架構(gòu)是漸進(jìn)演變的結(jié)果,，但不同的納米片架構(gòu)必須面對不同的整合挑戰(zhàn),，imec也會持續(xù)探索并評估解決方案。