在金融服務(wù),、智能制造,、醫(yī)療保健以及媒體娛樂等行業(yè)的推動下，全球數(shù)據(jù)呈現(xiàn)爆發(fā)態(tài)勢,。根據(jù)IDC Global DataSphere的研究顯示,，2020年-2025年，全球數(shù)據(jù)總量將從59ZB大幅增長至175ZB,。其中,，中國增速最快且體量最大，預(yù)計(jì)到2025年數(shù)據(jù)總量將增至48.6ZB,，全球市占比達(dá)到27.8%,。

　　在海量的數(shù)據(jù)面前，如何更好地處理數(shù)據(jù)并挖掘其背后的意義,？數(shù)據(jù)中心被賦予了更高的使命,。面對日益激增的數(shù)據(jù)浪潮，傳統(tǒng)的堆硬件式計(jì)算服務(wù)器模式已經(jīng)不堪負(fù)重,，與此同時,，曾經(jīng)在軍事、科研等高精尖領(lǐng)域發(fā)揮重要價值的HPC,，正在開啟一場面向各行各業(yè)的新算力革命,。

　　全球正在進(jìn)入HPC大周期

　　那么到底什么是HPC呢？HPC是英文High Performance Computing的縮寫,，中文譯為高性能計(jì)算,。高性能計(jì)算主要是通過多臺服務(wù)器并行計(jì)算的方式，來提升整體的計(jì)算能力和容錯能力,。在此基礎(chǔ)上,，各個節(jié)點(diǎn)可以共同解決一個比任何一個節(jié)點(diǎn)單獨(dú)完成的問題大得多的問題，從而達(dá)到“1+1>2”的效果,。

　　未來幾年,，數(shù)字化轉(zhuǎn)型、云計(jì)算和AI等應(yīng)用將推動高性能計(jì)算滲透率加速提升,，屆時全球?qū)⒅鸩竭M(jìn)入高性能計(jì)算的大周期,。根據(jù)TrendForce的預(yù)測顯示，2021年-2027年,，全球HPC市場規(guī)模將從368億美元增長至 568億美元,，年均復(fù)合增長率達(dá)到7.5%。

　　HPC的高速發(fā)展對底層芯片提出了新的要求

　　一個完整的計(jì)算機(jī)系統(tǒng),，通常由硬件系統(tǒng)和軟件系統(tǒng)兩大部分組成,，其中硬件是計(jì)算機(jī)系統(tǒng)運(yùn)行的基石，而硬件由各種各樣的芯片集合組成,。這意味著在高性能計(jì)算高速發(fā)展的時代,，對CPU、GPU,、TPU,、NPU、FPGA,、ASIC,、SoC等高性能計(jì)算芯片，以及通信芯片,、接口芯片,、存儲芯片等的需求量有望持續(xù)上升。

　　在百億級市場的積極驅(qū)動下,，各大主流芯片企業(yè)皆紛紛入局高性能計(jì)算市場并加大投入,，以期望在市場紅利期分得一塊蛋糕。

　　對于高性能計(jì)算來說,，算力是第一要素,，通常需要達(dá)到每秒萬億次級的計(jì)算速度，這對系統(tǒng)的處理器,、內(nèi)存帶寬,、運(yùn)算方式,、系統(tǒng) I / O、存儲等都提出了更高的要求,。如何解決構(gòu)建下一代超級計(jì)算機(jī)面臨的性能,、延遲、功耗及安全性問題,，成為了行業(yè)關(guān)注的重點(diǎn),。

　　系統(tǒng)性的挑戰(zhàn)同樣存在于硬件層面，對于高性能計(jì)算芯片來講,，面對的計(jì)算任務(wù)越是復(fù)雜,，系統(tǒng)對其計(jì)算能力、計(jì)算速度,、數(shù)據(jù)存儲和帶寬等方面的要求就越高,。為了能在這場“算力革命”中獲得競爭優(yōu)勢，越來越多的芯片研發(fā)企業(yè)開始采用Chiplet和多die互聯(lián)的技術(shù)將模塊化設(shè)計(jì)的思維引入半導(dǎo)體制造和封裝中,，以獲得更高的計(jì)算密度,、更多的計(jì)算接口和更高的芯片良率；同時采用DDR5 / HBM2e內(nèi)存處理,、PCIe Gen6 / CXL2.0 / UCIe 高速接口,，以應(yīng)對更高的存儲需求；此外,，他們還在嘗試盡量縮短自家產(chǎn)品的面世時間,，以獲得市場先發(fā)優(yōu)勢。

　　面對挑戰(zhàn),，EDA如何助力大芯片產(chǎn)業(yè)成功破局,？

　　那么，對于這些芯片企業(yè)而言,，如何才能實(shí)現(xiàn)更大的產(chǎn)品競爭力,，加速產(chǎn)品上市呢？正所謂“欲善其事,，必先利其器”,，因此若想在市場提高競爭力，首先要有更好的EDA工具,，其次要有更多,、更成熟的芯片設(shè)計(jì)模塊儲備，最后要有強(qiáng)有力的市場推廣渠道和生態(tài)建設(shè)能力,。

　　就EDA工具而言,，高性能計(jì)算芯片的設(shè)計(jì)呈現(xiàn)出異構(gòu)化和系統(tǒng)化趨勢，傳統(tǒng)的EDA工具已經(jīng)不能滿足市場所需。怎么理解呢,？

　　芯片設(shè)計(jì)異構(gòu)化

　　在過去幾年中,，新的體系結(jié)構(gòu)和指令集在崛起，異構(gòu)成為提升算力的重要實(shí)現(xiàn)手段,，這種趨勢不僅體現(xiàn)在設(shè)計(jì)中,，還體現(xiàn)在制造領(lǐng)域，用不同的工藝,、不同的節(jié)點(diǎn)、不同廠家的IP來實(shí)現(xiàn)整個SoC芯片,。

　　芯片設(shè)計(jì)系統(tǒng)化

　　一方面,，在過去三十年中，半導(dǎo)體產(chǎn)業(yè)的設(shè)計(jì)和制造是分離的,，而如今異構(gòu)的趨勢又在某種程度上將兩者重新統(tǒng)一起來了,，因此EDA工具必須在設(shè)計(jì)階段就考慮好如何滿足chiplet系統(tǒng)的驗(yàn)證需求，這種上下游的協(xié)同要求EDA從設(shè)計(jì)階段延伸到系統(tǒng)階段,，來覆蓋整個應(yīng)用創(chuàng)新周期的驗(yàn)證需求,，以及需要有一個統(tǒng)一的流程來實(shí)現(xiàn)不同環(huán)節(jié)的互相驗(yàn)證、互相對比,，以達(dá)成某種程度上的協(xié)同,；另一方面，近年來越來越多的系統(tǒng)廠商為了提升自身的差異化優(yōu)勢,，也紛紛開始投入芯片研發(fā),，這些廠商會將他們對系統(tǒng)的理解帶到了芯片定義中去，就勢必會牽涉到軟件和硬件的協(xié)同,、多顆芯片和多個節(jié)點(diǎn)的協(xié)同等,。

　　針對異構(gòu)芯片的設(shè)計(jì)和驗(yàn)證挑戰(zhàn)，Cadence擁有一系列成熟的IP,、仿真速度更快,、容量更大的EDA工具和智能化的驗(yàn)證平臺。其中,，Cadence Design IP提供了高性能,、低延遲的網(wǎng)絡(luò)基礎(chǔ)設(shè)施和存儲解決方案，包括40G UltraLink D2D PHY,、112G - XSR PAM4 IP,、UCIe? PHY and Controller、DDR / LPDDR / HBM Phy and Controller等,，芯片設(shè)計(jì)企業(yè)借助這些IP可以減少大芯片設(shè)計(jì)和迭代的總投入成本,，同時縮短產(chǎn)品的上市時間；而Cadence Xcelium MC / ML,、Verisium AI,、Jasper SPV,、Dynamic Duo（Palladium / Protium）等EDA工具則可以加快整體仿真速度，輔助企業(yè)實(shí)現(xiàn)快,、準(zhǔn),、好的硬件加速和原型驗(yàn)證。

　　針對芯片設(shè)計(jì)系統(tǒng)化趨勢,，Cadence System Performance Analyzer可以幫助芯片設(shè)計(jì)企業(yè)識別典型SoC的內(nèi)存子系統(tǒng),、互連和外圍設(shè)備中的性能下降原因，同時管理和監(jiān)控系統(tǒng)內(nèi)各種啟動器的相互沖突的性能目標(biāo),，分析和解決系統(tǒng)性能瓶頸,；而Cadence Helium virtual platform可以通過驗(yàn)證和調(diào)試嵌入式軟件/固件，以及在系統(tǒng)級芯片的純虛擬和混合配置上啟動操作系統(tǒng),，從而幫助芯片設(shè)計(jì)企業(yè)加速系統(tǒng)級芯片的開發(fā),，實(shí)現(xiàn)由軟件驅(qū)動的軟硬件協(xié)同驗(yàn)證。

　　此外,，針對邊緣計(jì)算的低功耗和熱需求,，Cadence還提供了Palladium DPA、 Xcelium Powerplay back,、Joules + Innovus power analysis and optimization等工具,，從而能夠更快、更精確地實(shí)現(xiàn)動態(tài)功耗分析,、峰值功耗估計(jì)等,。針對從邊緣到云端的數(shù)據(jù)中心和IoT應(yīng)用，Cadence SBSA提供了Arm System Ready架構(gòu)認(rèn)證解決方案,。針對計(jì)算密度增加帶來的芯片規(guī)模超出光罩尺寸的問題,，Cadence Integrity 3D-IC平臺可以提供更好的3D-IC設(shè)計(jì)工具，采用Chiplet和 2.5D/3D-IC 封裝來解決設(shè)計(jì)尺寸接近或超過光罩尺寸導(dǎo)致的良率問題,。

　　寫在最后

　　NVIDIA工程師透露：“不久前,，處理一個數(shù)十億門級的設(shè)計(jì)，對之進(jìn)行編譯并創(chuàng)建一個硬件仿真模型,，然后將其導(dǎo)入硬件仿真加速器,，整個過程需要48-72小時，在采用Cadence Dynamic Duo（Palladium / Protium）后,，完成同樣的過程,，只需要花費(fèi)4小時?！?/p>

　　這是一個典型的例子,，而在Cadence完善的EDA和IP解決方案背后，受惠的是整個高性能計(jì)算行業(yè)。

　　更多精彩內(nèi)容歡迎點(diǎn)擊==>>電子技術(shù)應(yīng)用-AET<<