《電子技術(shù)應(yīng)用》
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一種應(yīng)用分段式電容陣列的20 MS/s 10-bit SAR ADC*
電子技術(shù)應(yīng)用
崔海濤,,張 繼,,陳玉蓉,,胡偉波,,李超潤
(1.南開大學(xué) 電子信息與光學(xué)工程學(xué)院,,天津 300350,;2.中國電子科技集團(tuán)公司第五十八研究所,,江蘇 無錫214063,; 3.北京大學(xué)深圳研究生院,,廣東 深圳 518055)
摘要: 設(shè)計了一個10位分辨率,20 MS/s采樣率的逐次逼近型模擬數(shù)字轉(zhuǎn)換器(SAR ADC),。該電路通過采用分段式電容陣列設(shè)計,,縮短了量化過程中高位電容翻轉(zhuǎn)后所需要的穩(wěn)定時間,從而提高了量化速度,。此外,,還提出了一種新穎、高效的比較器校準(zhǔn)方法,,以較低的成本實現(xiàn)了比較器失調(diào)電壓的抑制,。該ADC芯片基于180 nm CMOS工藝設(shè)計制造,核心面積為0.213 5 mm2,。實際測試結(jié)果表明,,在1.8 V電源電壓,、20 MS/s采樣頻率下,該ADC的信號噪聲失真比(SNDR)達(dá)到了58.24 dB,。
中圖分類號:TN402 文獻(xiàn)標(biāo)志碼:A DOI: 10.16157/j.issn.0258-7998.233783
中文引用格式: 崔海濤,,張繼,陳玉蓉,,等. 一種應(yīng)用分段式電容陣列的20 MS/s 10-bit SAR ADC[J]. 電子技術(shù)應(yīng)用,,2023,49(10):53-58.
英文引用格式: Cui Haitao,,Zhang Ji,,Chen Yurong,et al. A 20 MS/s 10 bit SAR ADC with piecewise capacitor array[J]. Application of Electronic Technique,,2023,,49(10):53-58.
A 20 MS/s 10 bit SAR ADC with piecewise capacitor array
Cui Haitao1,Zhang Ji2,,Chen Yurong2,,Hu Weibo2,Li Chaorun3
(1.College of Electronic Information and Optical Engineering,, Nankai University,, Tianjin 300350, China,; 2.The 58th Search Institute of China Electronics Technology Group Corporation,, Wuxi 214063, China,; 3.Peking University Shenzhen Graduate School,, Shenzhen 518055, China)
Abstract: This paper presents a 10-bit Successive Approximation Register (SAR) analog-to-digital converter (ADC) with 20 MS/s sampling frequency. By using the piecewise capacitor array design, the settling time after large capacitor turnover during quantization is shortened and thus the quantization speed is improved. In addition, a novel and efficient comparator calibration method is proposed to reduce the offset voltage of the comparator at a lower cost. The chip is manufactured in 180 nm CMOS process with a core area of 0.213 5 mm2. The test results show that the ADC achieves 58.24 dB signal-to-noise/distortion ratio (SNDR) at 1.8 V supply voltage while sampling at 20 MS/s
Key words :

0 引言

模擬數(shù)字轉(zhuǎn)換器(ADC)是信號鏈的核心器件,,是溝通模擬信號與數(shù)字信號的橋梁,。自然界中大部分信號都是時間連續(xù)、幅值連續(xù)的模擬信號,,比如溫度,、壓強(qiáng)、速度等,。因為數(shù)字信號抑制噪聲的能力要強(qiáng)于模擬信號,,并且方便計算機(jī)處理,所以在信號處理時,,通常需要ADC將連續(xù)的模擬信號轉(zhuǎn)換成離散的數(shù)字信號,。ADC對芯片系統(tǒng)的整體性能起著決定性的影響,因此得到了學(xué)術(shù)界和工業(yè)界的極大關(guān)注[1],。ADC有多個種類,,如逐次逼近型(SAR)[2-3],,∑-Δ型[4-5],F(xiàn)lash型[6-7]等,。其中SAR ADC的應(yīng)用范圍最廣,,其通過對采樣信號進(jìn)行二次冪地逐次逼近,使ADC內(nèi)部的數(shù)模轉(zhuǎn)換器 (DAC)產(chǎn)生的電壓逼近于采樣得到的信號,,最終實現(xiàn)對采樣信號的量化,。隨著SAR ADC的發(fā)展,多種新的架構(gòu)被提出來[8-11],,這些新思想新技術(shù)極大促進(jìn)了ADC的發(fā)展,。傳統(tǒng)SAR ADC的電容陣列是以二次冪的形式增長的,當(dāng)DAC的位數(shù)較多時,,最大電容的容值就會很大,,該電容翻轉(zhuǎn)時所需要的穩(wěn)定時間較長,這不利于ADC的快速轉(zhuǎn)換,。此外,,對于SAR ADC而言,比較器的失調(diào)電壓直接體現(xiàn)在ADC的輸出中,,使ADC的輸出相對輸入信號存在直流偏移,。

針對上述問題,本文基于180 nm CMOS工藝設(shè)計了一個10 bit 20 MS/s采樣率的SAR ADC,。該ADC采用分段式電容陣列設(shè)計,,縮短了量化過程中大電容翻轉(zhuǎn)后所需要的穩(wěn)定時間,提高了量化速度,。本文還提出了一種新穎,、高效的比較器校準(zhǔn)方法,有效降低了比較器的失調(diào)電壓,,進(jìn)一步提高了ADC的精度,。此外,本文對不同結(jié)構(gòu)中電容翻轉(zhuǎn)后參考電壓的恢復(fù)時間進(jìn)行了建模分析,,為分段式電容陣列對ADC量化速度的提高提供了理論支持。本設(shè)計實際測試結(jié)果表明,,在1.8 V電源電壓,,20 MS/s采樣頻率下,該ADC消耗了0.81 mW的功耗,,實現(xiàn)了58.24 dB的信號噪聲失真比(SNDR) ,。




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作者信息:

崔海濤1,張繼2,,陳玉蓉2,,胡偉波2,,李超潤3

(1.南開大學(xué) 電子信息與光學(xué)工程學(xué)院,天津 300350,;2.中國電子科技集團(tuán)公司第五十八研究所,,江蘇 無錫214063;
3.北京大學(xué)深圳研究生院,,廣東 深圳 518055)


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