芯片巨頭英特爾近日喜獲業(yè)內首臺具有 0.55 數(shù)值孔徑（High-NA）的 ASML 極紫外（EUV）光刻機,，將助力其在未來幾年實現(xiàn)更先進的芯片制程,。與之形成鮮明對比的是,，另一巨頭臺積電則按兵不動,，似乎并不急于加入這場下一代光刻技術的競賽,。業(yè)內分析師預計,，臺積電可能要到 2030 年甚至更晚才會采用這項技術,。

英特爾此次獲得的 High-NA EUV 光刻機將首先用于學習和掌握這項技術,，預計在未來兩三年內用于 18A （1.8nm 工藝）之后的芯片制程節(jié)點,。相比之下，臺積電則采取了更加謹慎的策略,，華興資本和 SemiAnalysis 的分析師認為,，臺積電可能要到 N1.4 制程之后（預計在 2030 年后）才會采用 High-NA EUV 技術,。

分析師 Szeho Ng 表示：“與英特爾計劃將 High-NA EUV 與 GAA 晶體管同時引入 20A 制程不同，我們預計臺積電將在 N1.4 制程之后才引入 High-NA EUV,，最早也要到 2030 年以后,。”

IT之家注意到,，英特爾激進的制程路線圖包括從 20A（2nm 級）開始引入 RibbonFET 全環(huán)柵晶體管和 PowerVia 背面供電網(wǎng)絡,，然后在 18A 進一步優(yōu)化，并在 18A 之后節(jié)點采用 High-NA EUV 光刻機,，以實現(xiàn)更低功耗,、更高性能和更小的芯片尺寸。

目前主流的 EUV 光刻機采用 0.33 數(shù)值孔徑（Low-NA）鏡頭,，能夠在量產(chǎn)中實現(xiàn) 13 到 16 納米的關鍵尺寸,，足以生產(chǎn) 26 納米的金屬間距和 25 到 30 納米的互聯(lián)間距。這對于 3nm 級制程來說已經(jīng)足夠,，但隨著制程的微縮,，金屬間距將縮小到 18-21 納米（imec 數(shù)據(jù)），這將需要 EUV 雙重曝光,、圖形化刻蝕或 High-NA 單曝光等技術,。

英特爾計劃從 20A 開始引入圖形化刻蝕，然后在 18A 之后節(jié)點采用 High-NA EUV,，這可以降低工藝流程的復雜性和避免使用 EUV 雙重曝光,。然而，High-NA EUV 光刻機比 Low-NA EUV 光刻機要昂貴得多,，而且還有曝光面積減少一半等一系列特殊性,。

分析人士認為，至少在初期,，High-NA EUV 的成本可能高于 Low-NA EUV 雙重曝光,，這也是臺積電暫時觀望的原因。臺積電更傾向于采用成本更低的成熟技術,，以確保產(chǎn)品競爭力,。

“盡管 Low-NA EUV 多重曝光會降低產(chǎn)能，但其成本可能仍然低于 High-NA EUV,，”華興資本分析師 Szeho Ng 解釋道,，“High-NA EUV 需要更高的光源功率才能驅動更精細的臨界尺寸，這會加速投影光學器件和光罩的磨損,，抵消了更高產(chǎn)能的優(yōu)勢,。這與臺積電以最具成本競爭力的技術瞄準大眾市場的策略一致。”

臺積電早在 2019 年就開始在芯片量產(chǎn)中使用 EUV 光刻機,，比三星晚了幾個月,，比英特爾早了幾年。英特爾希望在 High-NA EUV 領域搶先三星和臺積電,，獲得一定的技術和戰(zhàn)略優(yōu)勢,。如果臺積電等到 2030 年或更晚才采用 High-NA EUV，能否保住其在芯片制程工藝方面的領先地位,？