??? 摘?要： 在鋼板表面缺陷檢測中，如何解決大數據處理量的問題是整個系統的決定性環(huán)節(jié),。應用Stratix系列FPGA的高速并行特點設計了FIR濾波器,，實現了對海量數據的高速處理。實驗與軟件仿真表明,，該設計完全達到要求,。
??? 關鍵詞：? FPGA? FIR濾波器? 實時處理? Quartus II
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??? 隨著現代工業(yè)的高速發(fā)展以及對技術的更高要求，業(yè)界對工業(yè)原材料也提出了越來越苛刻的要求,。特別是作為工業(yè)基礎原材料的冷軋薄板,，更是受到人們的極大關注。能否提供表面質量優(yōu)異的薄板對于最終產品的性能起到了非常關鍵的作用,。目前國內外在本領域的研究成果大致為分別利用線,、面陣CCD獲取表面圖像，由后續(xù)軟件對圖像加以分析的方法來實現對表面質量的檢測處理,。由于要求實時高速檢測,，若仍然采用軟件處理的方法，對于計算機來講,，顯然處理負擔是異常沉重的,。近幾年來，隨著ASIC技術的迅猛發(fā)展以及IP設計的逐漸成熟,，使得FPGA具有實時,、高速、易修改等特點,，利用FPGA對圖樣實現基本處理就顯得非常有實用價值,。本課題就是基于如上考慮，應用嵌入式FPGA系統對鋼板表面缺陷進行檢測做出的一些探索性研究,。
??? 根據設計要求：①板面寬度應達到2m,；②橫縱向分辨率不低于0.1mm；③運動速度低于1.5m/s,，可簡單計算出一幀圖像應為20000個象素點,，單象素點速度為1.5kHz,；根據采樣定理，CCD的驅動脈沖將達到30MHz,，進而可知在進行256點FIR濾波時每幀圖像的數據量將達到G的數量級,；加之圖像處理算法的復雜性，數據量將會非常龐大,，這是PC機無法實時處理的,。經過對現場條件的仔細分析，可知缺陷不會是大面積的,，倘若全部的數據都使用最后的高級算法處理進行分類,，很明顯會浪費大量的硬件資源，造成設備成本過高,。倘若在高級處理前實現圖像的預處理,，例如去噪、平滑,、濾波等,，以提取圖像的基本特征，先做出初步判斷進而再由后續(xù)設備對數據進行分析和分類,，無疑對減輕負擔和實現高效處理有很重要的意義,。
1 數字圖像預處理
??? 在圖像特征提取前，由于光照及現場環(huán)境等各因素的影響,，有必要對所取得的圖樣進行濾波,、去噪以及初步劃分缺陷尺寸等簡單處理。這可以采用由標準樣本中提取較為明確的板面圖像的頻域特征,，進而利用FIR數字濾波器" title="數字濾波器">數字濾波器來實現圖像的特定區(qū)域的增強。
??? 由于FIR數字濾波器具有良好的線性相位,而且較IIR數字濾波器具有可多重阻帶設計的特點,，因此可最大限度地滿足設計要求,。其傳遞函數" title="傳遞函數">傳遞函數可表達為：
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??? 式中,θ(ω)=-τω，為網絡傳輸相位函數
?? ?同時,，FIR數字濾波器滿足如下條件：
?? ?h(n)=±h(N-1-n)
?? ?該式表明h(n)對(N-1)/2滿足偶對稱或奇對稱[1],。
??? 設傳遞函數為偶對稱，且N取偶數,有：
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??? 若傳遞函數為奇對稱,，則只需將(1)和(2)式中方括號內“+”號改為“-”號即可,。
??? 從上面的分析中可知，由于傳遞函數具有的對稱性,，使得運算過程中乘法次數可以減半,，這大大降低了對海量數據的分析負擔,。
?? ?由標準缺陷圖樣分析,，可以大致確定正常板面圖像信號所處的頻域范圍,。
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?? 上式中，M為階數,。
??? 當M確定時,，據(3)式可獲取濾波器各特征系數。
2 算法的硬件實現
??? 由前面的分析可知,，如何提高系統數據處理能力是解決問題的瓶頸,，PC機顯然無法勝任如此復雜的處理任務，近幾年來FPGA技術發(fā)展突飛猛進并以其快速,、在線可編程的優(yōu)良性能在工業(yè)在線檢測中得到了廣泛應用,。本系統出于對實際條件和后繼設備更新的考慮，采用Altera公司于2003年正式推出的Stratix系列FPGA,。
2.1 器件介紹
?? ?Stratix系列產品是Altera公司基于SRAM與LUT（查找表）模式,，應用0.13μm全銅布線工藝制造的最新FPGA。相比于以往的產品,，Stratix系列器件的新結構采用了DitrectDriveTM技術和快速連續(xù)的MultiTrackTM互聯" title="互聯">互聯技術,。MultiTrackTM互聯技術可以根據走線不同長度進行優(yōu)化，改善內部模塊之間的互聯性能,。Altera公司特有的DirectDriveTM技術保證了片內所有的函數可以直接連接使用同一布線資源,。這兩種技術與QuartusII 2.0以上版本軟件提供的LogicLockTM功能相結合，便于進行模塊化設計,，簡化了系統集成,。Stratix系統器件片內的全局和本地時鐘資源提供了多達40個獨立的系統時鐘，有利于實現最豐富的系統性能,；全新的布線結構,，分為三種長度的行列布線，在保證延時可預測的同時,，增加了布線的靈活性;為了更好地提高系統數據存儲能力,，Stratix系列自帶有三種可靈活配置的存儲器，其大小分別為512bit,、4k bit,、512kbit[2]。
??? Stratix器件內嵌的DSP模塊提供了高于DSP處理器的數據處理能力,，并且更為靈活和經濟,。每一Stratix DSP模塊可提供多達8個運行在250MHz的并行乘法器" title="乘法器">乘法器，數據吞吐能力高達2GMACS,。最大的Stratix器件EP1S125包括28個DSP模塊,，可完成高達224個并行乘法操作，并提供56GMACS的總線數據吞吐能力；而傳統的DSP處理器最多僅可同時進行8個并行乘法操作,，數據吞吐量也只有8.8GMACS,。在DSP模塊中，除了專用乘法器以外,，還可利用邏輯單元" title="邏輯單元">邏輯單元（LE）實現乘法器和DSP功能,。例如，可在Stratix器件中利用大約9600個邏輯單元實現一個256階FIR濾波器,。Stratix系列的EP1S120包括大約114140個邏輯單元,，可以容納11個這樣的濾波器。每一濾波器可運行在200MHz,，這意味著通過利用LE可提供563GMACS的器件總吞吐能力,。結合DSP模塊提供的56GMACS數據吞吐能力，Stratix器件可提供高達620GMACS的數據總吞吐能力,。因此Stratix器件適用于大數據量數字信號處理,。同時每個Stratix器件有多達12個PLL和40個全局的采用全功能的嵌入式鎖相環(huán)（PLL）管理片內和片外時鐘，可以進行頻率合成,、倍頻,、分頻、調整相位和延遲,。Stratix器件提供了兩種PLL：增強型PLL支持外部時鐘反饋,、時鐘轉換、PLL重置,、可編程帶寬等功能,；快速型PLL用于優(yōu)化高速差分I/O端口和全局時鐘，實現最豐富的系統性能[3],。
2.2 算法實現
??? 濾波器階數確定后,依據（3）式可獲取FIR系統參數,。假定階數為16，則可計算出h0～h15各參數,，然后依據（1）式便可設計結構圖,，如圖1所示。從圖中看出實現重點為乘法器的實現,，由于Stratix系列內嵌有10個DSP模塊，每個模塊可同時實現8個運行于250MHz的并行乘法器,，這就大幅度地提高了運行速度,。而且其內嵌的大容量SRAM也為同時存取大量抽頭因子帶來了方便。在算法實現中使用更為有效的VHDL語言,，可以實現主函數設計以及ROM初始化程序設計,。設計中使用EP1S25芯片，時鐘的頻率設置為25MHz，經過QuartusII軟件仿真可得到如圖2所示的結果,。為檢測仿真效果,，特對相同單維數據，用MATLAB軟件進行相同算法處理,，獲得另一組結果,，將兩組數據相比對得到表1，誤差≤1,。
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參考文獻
1 胡廣書.數字信號處理. 北京：清華大學出版社,，1997
2 系列器件手冊. Altera公司，2003
3 徐志軍.CPLD/FPGA的開發(fā)與應用. 北京：電子工業(yè)出版社,，2002
4 侯伯亨. VHDL硬件描述語言與數字邏輯電路設計.西安:西安電子科技大學出版社,，2003