頻率合成器是現(xiàn)代電子系統(tǒng)的重要組成部分,，是決定電子通信系統(tǒng)性能的關(guān)鍵部件。20世紀(jì)90年代以來,，基于微波元器件和集成電路工藝技術(shù)的顯著進(jìn)展,，微波技術(shù)也得到了飛速的發(fā)展。作為一個適用性廣泛的技術(shù),，頻率合成器的用途覆蓋了無線電通信,、雷達(dá)定位、遙測遙控,、衛(wèi)星通信,、武器裝備微波系統(tǒng)等領(lǐng)域。現(xiàn)代頻率合成器技術(shù)主要向高頻率,、寬頻帶,、小步進(jìn)、低相位噪聲和低雜散等方面發(fā)展[1],。
    目前頻率合成方法主要有：模擬直接頻率合成,、鎖相環(huán)(PLL)、直接數(shù)字頻率合成和DDS+PLL混頻方式[2],。直接頻率合成已經(jīng)較少采用,；PLL在各類電子系統(tǒng)中得到廣泛的應(yīng)用，但僅僅用簡單的PLL無法解決小步進(jìn)和寬頻率帶寬的矛盾；DDS能夠?qū)崿F(xiàn)小步進(jìn)高分辨率的信號,，但其雜散性能較差[3],；DDS+PLL混合方式能夠滿足小步進(jìn)、低相噪的高頻寬帶信號要求,。
1 方案設(shè)計
    頻率合成器主要設(shè)計指標(biāo)為：(1)頻率：X波段300 MHz帶寬;(2)步進(jìn)：100 Hz；(3)輸出功率：＞10 dBm,；(4)相位噪聲：＜-95 dBc/Hz@10 kHz,；(5)雜散：＜－60 dBc。
    為實現(xiàn)X波段小步進(jìn)的要求,，頻率合成器方案采用DDS+PLL的混合方式,，但這種方式滿足不了指標(biāo)中低相噪的要求。在對DDS+PLL的混合方式進(jìn)行改進(jìn)中,，提出了DDS+外差式PLL的混合方式,，大大提高了PLL輸出信號的相位噪聲。該混合方式主要由參考源,、DDS電路,、兩個PLL鎖相環(huán)、兩個上變頻電路等組成,。組成框圖如圖1所示,。

    DDS電路完成帶寬為5 MHz、步進(jìn)為100 Hz小步進(jìn)指標(biāo)的要求,；鎖相環(huán)PLL1產(chǎn)生的S波段固定點頻信號,。作為下一級混頻器的本振信號，要求其有足夠的輸出功率和良好的相位噪聲指標(biāo),；鎖相環(huán)PLL2電路以5 MHz的步進(jìn),，共61點完成帶寬300 MHz指標(biāo)的實現(xiàn)；采用上變頻的方式實現(xiàn)頻率由低向高頻段擴(kuò)展和搬移,，從而實現(xiàn)X波段信號的輸出,。

    DDS+外差式PLL混合方式實現(xiàn)頻率合成，可以達(dá)到單一技術(shù)難以達(dá)到的效果,使合成器輸出兼具DDS,、PLL和DDS+PLL混合方式的優(yōu)點,，實現(xiàn)高頻率分辨率、低相位噪聲和較寬范圍的輸出頻率,。
2 小步進(jìn)信號的設(shè)計與實現(xiàn)
    利用DDS頻率合成技術(shù)具有極高的頻率分辨率,、可達(dá)微赫茲量級的特點，小步進(jìn)信號由DDS電路實現(xiàn)[4],。根據(jù)頻率合成器的整體要求,，DDS芯片外部輸入時鐘為500 MHz，該信號由晶振為100 MHz的信號經(jīng)過放大器取五次諧波產(chǎn)生，然后編程控制DDS,，使時鐘達(dá)到1 000 MHz,。在對DDS控制中，首先對FPGA芯片進(jìn)行編程來滿足DDS相應(yīng)頻率的輸出,。其次利用用戶輸入的數(shù)據(jù)來控制FPGA使DDS電路輸出340 MHz～345 MHz,，步進(jìn)為100 Hz的正弦信號。其組成框圖如圖2所示,。

    在DDS器件的選擇中,，常用AD985X系列和AD991X系列，這兩個系列最主要的區(qū)別在于功耗,。AD985X系列DDS器件功耗為瓦級,，AD991X系列DDS器件在功耗上有很大的改進(jìn)，達(dá)到百毫瓦級,。這兩個系列芯片除了具有主要的DDS功能外,，還集成了其他功能塊，如鎖相環(huán),、混頻器,、比較器等。在方案設(shè)計中根據(jù)ADI公司的幾款DDS芯片資料,，考慮芯片系統(tǒng)時鐘,、輸出頻率、相噪,、雜散水平等方面的因素,，選擇了較為理想的AD9912。
3 X波段信號的設(shè)計與實現(xiàn)
    X波段信號的產(chǎn)生由兩個PLL和上變頻電路實現(xiàn),。鎖相環(huán)PLL1完成S波段固定點頻信號的產(chǎn)生,，為了取得更好雜散抑制能力和相位噪聲，采用整數(shù)分頻的鎖相環(huán),，原理框圖如圖3[5],。

    鎖相環(huán)芯片采用HMC440QS16G，該芯片主要由低噪聲數(shù)字鑒相器,，可編程參考分頻器構(gòu)成,。HMC440QS16G具有優(yōu)良的相位噪聲性能，芯片的相位噪聲底數(shù)為-153 dBc/Hz@10 kHz,，因此采用此款芯片可以達(dá)到較好的相位噪聲指標(biāo),。
      由于芯片HMC440QS-16G鑒相器沒有電荷泵電路，故環(huán)路濾波器采用圖4所示的形式,。

      取環(huán)路帶寬BW=1 MHz,，相位裕量65°,，鑒相頻率100 MHz，使用HITTITE公司網(wǎng)站提供的Java在線環(huán)路仿真軟件仿真并稍加調(diào)試修改得到：
      R1=200 Ω,、R2=1.2 kΩ,、C1=200 pF、C2=1 nF
      測試結(jié)果發(fā)現(xiàn)這組環(huán)路參數(shù)具有較好的效果,，頻率合成器生成的S波段信號具有較低的雜散和較低的相位噪聲,。
    鎖相環(huán)PLL2電路實現(xiàn)300 MHz帶寬的指標(biāo)，按照5 MHz的步進(jìn),，共61個頻率點的輸出,，本PLL采用鎖相環(huán)與外差電路組合的方式，原理框圖如圖5,。

    PLL2鎖相環(huán)芯片采用ADF4156。該芯片主要由低噪聲數(shù)字鑒相器,、精確電荷泵和可編程參考分頻器等組成,。可編程參考分頻器包括R分頻和N分頻,，其中N分頻為小數(shù)分頻器,，包括整數(shù)和小數(shù)分頻兩部分。通過編程接口,，可以設(shè)計R和N分頻器,，對參考信號和射頻信號進(jìn)行分頻。
    PLL2環(huán)路濾波器如圖6,，選用有源積分濾波器,，并在后面加了一級由R3和C4組成的低通濾波器，可以更好地抑制鑒相紋波,。取環(huán)路帶寬K=600 kHz,，相位裕量45°，鑒相頻率5 MHz,，使用環(huán)路仿真軟件對環(huán)路參數(shù)進(jìn)行仿真,。
    C1=150 pF、R1=100 Ω,、C2=1.12 nF,、R2=945 Ω、C3=62 pF,、R3=82 Ω,、C4=3.3 nF。根據(jù)測試結(jié)果調(diào)試環(huán)路帶寬,、阻尼系數(shù),、鑒相頻率等使最終合成信號頻率達(dá)到項目指標(biāo)要求,。最終確定環(huán)路參數(shù)值如下：C1=20 pF、R1=100 Ω,、C2=1 nF,、R2=1 000 Ω、R3=62 pF,、R4=82 Ω,、C4=3.3 nF。
    上變頻電路由PLL2產(chǎn)生的300 MHz帶寬的S波段信號與PLL1及DDS產(chǎn)生頻率為C波段小步進(jìn)信號混頻而成,，最后輸出步進(jìn)為100 Hz的X波段微波信號,。
4 測試結(jié)果分析
    測試設(shè)備為R&S的FSUP信號分析儀，X波段小步進(jìn)間隔的測試如表1所示,。相位噪聲測試結(jié)果：-94.88 dBc/Hz@1 kHz,，-97.92 dBc/Hz@10 kHz。

    測試結(jié)果表明,，輸出信號的雜散抑制,、相位噪聲和小步進(jìn)間隔較好地達(dá)到了預(yù)期的設(shè)計目標(biāo)。
參考文獻(xiàn)
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