全球電子設(shè)計創(chuàng)新企業(yè)Cadence設(shè)計系統(tǒng)公司 ,，日前宣布在幫助ASIC與FPGA設(shè)計者們提高驗(yàn)證效率方面取得最新重大進(jìn)展,。加上對最新Accellera Universal Verification Methodology (UVM) 1.0業(yè)界標(biāo)準(zhǔn)的全面支持,，600多種新功能擴(kuò)展了指標(biāo)驅(qū)動型驗(yàn)證（MDV）的范圍,，幫助工程師實(shí)現(xiàn)更快,、更全面的驗(yàn)證閉合與硅實(shí)現(xiàn),。

　　新功能面向當(dāng)今高級節(jié)點(diǎn)設(shè)計的驗(yàn)證流程中存在的低效率,。隨著設(shè)計復(fù)雜性的提高,，驗(yàn)證流程經(jīng)常變得支離破碎而且缺乏效率,，各種單獨(dú)的小流程被開發(fā)出來用于解決這些問題，以及復(fù)雜信號,、低功耗與形式分析,。本次推出的新功能通過MDV將這些小流程連結(jié)起來,，而創(chuàng)新的技術(shù)支持獨(dú)特的端到端Cadence硅實(shí)現(xiàn)技術(shù)——這是EDA360構(gòu)想的關(guān)鍵原則，注重統(tǒng)一化的設(shè)計意圖,、提取與收斂,。

　　通過新發(fā)布的Cadence Incisive®技術(shù)，驗(yàn)證工程師可以在一個統(tǒng)一的驗(yàn)證計劃里,，將來自形式分析與仿真引擎的覆蓋數(shù)據(jù)融合,。額外的功能擴(kuò)展了驗(yàn)證意圖的范圍，包括對高級低功耗損壞與隔離仿真的支持,，以及自動化,，用于結(jié)合和混合仿真和形式技術(shù)。

　　“作為自動化測試設(shè)備的領(lǐng)先供應(yīng)商,，驗(yàn)證對我們的業(yè)務(wù)至關(guān)重要,。”Teradyne公司高級硬件主管Rick Burns說。“三年前我們采用了MDV來提高可預(yù)測性,，以及我們FPGA和ASIC計劃的質(zhì)量,。Cadence Incisive數(shù)字驗(yàn)證的全新硅實(shí)現(xiàn)能力以及Virtuoso®模擬仿真將進(jìn)一步增強(qiáng)，這樣我們的客戶們對我們的開發(fā)進(jìn)度信心將不斷提升,，從而幫助我們完成更多的業(yè)務(wù)。”

　　通過這種最新技術(shù),，可借助額外的提取功能及早進(jìn)行錯誤偵測,，包括支持即將發(fā)布的 UVM1.0標(biāo)準(zhǔn)用于測試平臺驗(yàn)證。利用UVM方面10年的技術(shù)經(jīng)驗(yàn),，Cadence提供了基于UVM的額外的方法學(xué)支持和指標(biāo)集,，包括低功耗、混合信號與加速方法學(xué),。數(shù)字混合信號模型到詳盡的晶體管模型的驗(yàn)證,，有限狀態(tài)機(jī)與宏的除錯支持，以及在Incisive Verification Kit中對這些技術(shù)的參考實(shí)現(xiàn),，讓項(xiàng)目團(tuán)隊(duì)提高效率,。

　　此外，引擎性能的提高能夠加快驗(yàn)證過程和驗(yàn)證計劃的收斂,。對于運(yùn)行數(shù)千個衰退測試的客戶,，全新Incisive Specman Advanced Option支持重新配置和動態(tài)裝載e語言測試的種子、e代碼多核匯編等功能,，還能對解釋執(zhí)行和編譯執(zhí)行的代碼進(jìn)行聯(lián)合調(diào)試,，將總效率提高了1.4倍以上。其他能加快收斂的功能包括支持多核形式分析,，以及速度快1.3倍的SystemVerilog測試平臺仿真,。

　　 “引擎層面的性能本身還不足以解決驗(yàn)證問題,，”Cadence產(chǎn)品管理部主管Thomas Anderson說，“在過去十年來,，隨著復(fù)雜性的提升,，驗(yàn)證技術(shù)分裂為很多支流，而設(shè)計團(tuán)隊(duì)需要的是專注,。這樣會導(dǎo)致統(tǒng)一化驗(yàn)證流程無法實(shí)現(xiàn),，使得難以預(yù)測驗(yàn)證流程，或者難以得知任何特定項(xiàng)目在驗(yàn)證過程中所處的階段,。我們的指標(biāo)驅(qū)動型方法,，通過這些全新改良，以統(tǒng)一化的驗(yàn)證計劃,、流程與指標(biāo)改變了這一切,。”