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ADS-B陣列信號(hào)二重解交織算法的實(shí)時(shí)實(shí)現(xiàn)

為解決ADS-B系統(tǒng)通信時(shí)的信號(hào)交織問題,，結(jié)合FPGA的工作特點(diǎn)和實(shí)時(shí)系統(tǒng)的要求,，對(duì)ADS-B交織檢測(cè)算法和解交織算法進(jìn)行優(yōu)化,。針對(duì)交織檢測(cè)算法在實(shí)采數(shù)據(jù)驗(yàn)證時(shí)需要變化處理信號(hào)的參數(shù)才能匹配判決域的問題,，設(shè)計(jì)一種計(jì)算判斷交織檢測(cè)的動(dòng)態(tài)門限值的方法,，同時(shí)將解交織算法中特征向量,、廣義逆矩陣等復(fù)雜的過程優(yōu)化為對(duì)某段信號(hào)的協(xié)方差矩陣求逆。實(shí)現(xiàn)結(jié)果表明,，優(yōu)化后的算法適用于硬件實(shí)時(shí)系統(tǒng),，能有效分離ADS-B交織信號(hào)。

發(fā)表于：3/12/2020

RS編碼算法的優(yōu)化與FPGA實(shí)現(xiàn)

針對(duì)常用RS編碼算法中伽羅華域(Galois Field,，GF)的乘法運(yùn)算在FPGA中實(shí)現(xiàn)時(shí)存在的數(shù)據(jù)運(yùn)算量大,、復(fù)雜度高等問題,，對(duì)RS編碼模塊進(jìn)行優(yōu)化，通過增加乘法器因子求取模塊,，完成RS編碼乘法器因子的求取,，降低伽羅華域乘法運(yùn)算在FPGA實(shí)現(xiàn)過程中的復(fù)雜度，減少運(yùn)算量,。測(cè)試結(jié)果表明,，優(yōu)化后的RS編碼FPGA實(shí)現(xiàn)簡(jiǎn)單有效，且編碼準(zhǔn)確無誤,，編碼結(jié)果與MATLAB計(jì)算所得理論結(jié)果一致,，可適用于任意碼長(zhǎng)的RS編碼，在移動(dòng)通信,、航天通信等復(fù)雜多因素通信領(lǐng)域有著廣泛的應(yīng)用價(jià)值,。

發(fā)表于：3/10/2020

基于PDCA循環(huán)初探電力企業(yè)內(nèi)部審計(jì)預(yù)警系統(tǒng)的建立

新一輪電力體制改革背景下，外部環(huán)境和內(nèi)部需求的變化促使電力企業(yè)內(nèi)部審計(jì)尋求新的方法防范風(fēng)險(xiǎn),，審計(jì)預(yù)警因其前瞻的風(fēng)險(xiǎn)警示特性引起內(nèi)部審計(jì)人員關(guān)注,。探討了內(nèi)部審計(jì)預(yù)警系統(tǒng)構(gòu)建的初步設(shè)想，以及PDCA循環(huán)理論在促進(jìn)審計(jì)預(yù)警系統(tǒng)建立及螺旋上升式完善中的應(yīng)用,，以期對(duì)充分發(fā)揮電力企業(yè)內(nèi)審職能作用提供新的工作方法,。

發(fā)表于：3/6/2020

Xilinx推出業(yè)界首款“一體化 SmartNIC 平臺(tái)”

自適應(yīng)和智能計(jì)算的全球領(lǐng)先企業(yè)賽靈思公司（Xilinx, Inc.，（NASDAQ: XLNX））今日宣布推出業(yè)界首款“一體化 SmartNIC 平臺(tái)”— Alveo? U25,，真正在單顆器件上實(shí)現(xiàn)了網(wǎng)絡(luò),、存儲(chǔ)和計(jì)算加速功能的完美融合。

發(fā)表于：3/4/2020

基于FPGA的結(jié)構(gòu)改進(jìn)型(2，1,，4)維特比譯碼器

在資源受限的處理器中實(shí)現(xiàn)高性能的Viterbi譯碼算法是近年來研究的熱點(diǎn),?；赬C6SLX16-2CSG324型FPGA處理器，在資源有限情況下,，為兼顧Viterbi譯碼時(shí)延與資源消耗的問題,，提出了一種結(jié)構(gòu)改進(jìn)算法。在傳統(tǒng)Viterbi譯碼算法基礎(chǔ)上,，首先通過最大限度地預(yù)定義存儲(chǔ)路徑度量值的寄存器，達(dá)到控制路徑度量值的目的,，其次采用步進(jìn)式幸存路徑信息存儲(chǔ)結(jié)構(gòu),，完成幸存路徑信息的存儲(chǔ),，簡(jiǎn)化譯碼器硬件實(shí)現(xiàn)復(fù)雜度，減小譯碼時(shí)延和資源消耗,。通過ISE Design Suite 14.7平臺(tái),，對(duì)回溯深度為20、3 bit軟判決的(2,，1,，4)維比特譯碼器進(jìn)行了基于FPGA的驗(yàn)證，并結(jié)合MATLAB仿真進(jìn)行分析,。結(jié)果表明,，本方法能夠有效減小譯碼時(shí)延并降低資源消耗。

發(fā)表于：3/4/2020

基于FPGA加速的卷積神經(jīng)網(wǎng)絡(luò)識(shí)別系統(tǒng)

針對(duì)卷積神經(jīng)網(wǎng)絡(luò)(CNN)在通用CPU以及GPU平臺(tái)上推斷速度慢,、功耗大的問題,，采用FPGA平臺(tái)設(shè)計(jì)了并行化的卷積神經(jīng)網(wǎng)絡(luò)推斷系統(tǒng)。通過運(yùn)算資源重用,、并行處理數(shù)據(jù)和流水線設(shè)計(jì),，并利用全連接層的稀疏性設(shè)計(jì)稀疏矩陣乘法器，大大提高運(yùn)算速度,，減少資源的使用,。系統(tǒng)測(cè)試使用ORL人臉數(shù)據(jù)庫，實(shí)驗(yàn)結(jié)果表明,，在100 MHz工作頻率下,，模型推斷性能分別是CPU的10.24倍，是GPU的3.08倍,，是基準(zhǔn)版本的1.56倍,，而功率還不到2 W。最終在模型壓縮了4倍的情況下,，系統(tǒng)識(shí)別準(zhǔn)確率為95%,。

發(fā)表于：2/28/2020

OPEN MIND 發(fā)布 hyperMILL®2020,，效率更高工序更優(yōu)

2020.1 版本hyperMILL® CAD/CAM 套件現(xiàn)已上市。此軟件版本為 hyperMILL® 編程人員提供更多使用便利性,。編程功能得到增強(qiáng),，也使加工更快速、更簡(jiǎn)單,。新的 3D 和

發(fā)表于：2/18/2020

內(nèi)存條在工業(yè)控制計(jì)算機(jī)中有著什么作用

內(nèi)存是工業(yè)機(jī)箱中的主要部件,，它是相對(duì)于外存而言的。我們平常使用的程序，如WindowsXP系統(tǒng),、還有Windows2008,，打字軟件、游戲軟件等,，一般都是安裝在硬盤等外存上的,，但僅此是不能使用其功能的，必須把它們調(diào)入內(nèi)存中運(yùn)行,，才能真正使用其功能,，我們平時(shí)輸入一段文字，或玩一個(gè)游戲,，其實(shí)都是在內(nèi)存中進(jìn)行的,。通常我們把要永久保存的、大量的數(shù)據(jù)存儲(chǔ)在外存上,，而把一些臨時(shí)的或少量的數(shù)據(jù)和程序放在內(nèi)存上,。

發(fā)表于：2/12/2020

Microchip推出經(jīng)TÜV SÜD認(rèn)證的MPLAB®工具,，簡(jiǎn)化功能安全要求

許多行業(yè)都需要進(jìn)行功能安全認(rèn)證，但認(rèn)證通常是一個(gè)耗時(shí)且昂貴的過程,。認(rèn)證還需要對(duì)特定開發(fā)工具的使用進(jìn)行廣泛的論證,，除非工具本身已經(jīng)通過權(quán)威功能安全專業(yè)機(jī)構(gòu)的認(rèn)證，比如位于德國(guó)慕尼黑的TÜV SÜD認(rèn)證機(jī)構(gòu),。Microchip Technology Inc.（美國(guó)微芯科技公司）近日宣布其MPLAB® XC編譯器已獲TÜV SÜD功能安全認(rèn)證,，這將大大簡(jiǎn)化Microchip旗下PIC®、AVR®和SAM單片機(jī)（MCU）及dsPIC®數(shù)字信號(hào)控制器（DSC）的功能安全認(rèn)證流程,。為進(jìn)一步簡(jiǎn)化測(cè)試和診斷流程,，Microchip還推出了MPLAB代碼覆蓋許可證，新工具以一種對(duì)應(yīng)用程序影響最小的方式確定軟件各部分是否已經(jīng)進(jìn)行了測(cè)試,。

發(fā)表于：2/3/2020

基于脈動(dòng)陣列的卷積計(jì)算模塊硬件設(shè)計(jì)

針對(duì)FPGA實(shí)現(xiàn)卷積神經(jīng)網(wǎng)絡(luò)中卷積計(jì)算的過程中,，高并行度帶來長(zhǎng)廣播、多扇入/扇出的數(shù)據(jù)通路問題,，采用脈動(dòng)陣列來實(shí)現(xiàn)卷積神經(jīng)網(wǎng)絡(luò)中卷積計(jì)算模塊,，將權(quán)重固定到每個(gè)處理單元中，并按照輸入和輸出特征圖的維度來設(shè)置脈動(dòng)陣列的大小,，最后通過Vivado高層次綜合實(shí)現(xiàn)卷積計(jì)算模塊的硬件設(shè)計(jì),。實(shí)驗(yàn)結(jié)果表明，本設(shè)計(jì)在實(shí)現(xiàn)1級(jí)流水化時(shí)序要求的同時(shí),，具有較低的資源占用和良好的擴(kuò)展性,。

發(fā)表于：1/15/2020