基于選擇進(jìn)位32位加法器的硬件電路實(shí)現(xiàn)
所屬分類：技術(shù)論文
上傳者：serena
標(biāo)簽： 加法器 硬件電路 FPGA
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文檔介紹： 為了縮短加法電路運(yùn)行時間，提高FPGA運(yùn)行效率,，利用選擇進(jìn)位算法和差額分組算法用硬件電路實(shí)現(xiàn)32位加法器,，差額分組中的加法單元是利用一種改進(jìn)的超前進(jìn)位算法實(shí)現(xiàn),，選擇進(jìn)位算法可使不同的分組單元并行運(yùn)算，利用低位的運(yùn)算結(jié)果選擇高位的進(jìn)位為1或者進(jìn)位為零的運(yùn)算結(jié)果,，節(jié)省了進(jìn)位選擇等待的時間,，最后利用XILINX進(jìn)行時序仿真，在FPGA上進(jìn)行驗(yàn)證,，可穩(wěn)定運(yùn)行在高達(dá)50兆的頻率,，理論分析與計算機(jī)仿真表明該算法切實(shí)可行、有效并且易于實(shí)現(xiàn)。
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