HDL的可綜合設(shè)計(jì)簡(jiǎn)介
所屬分類：教程|講義
上傳者：serena
標(biāo)簽： HDL 組合邏輯
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文檔介紹： 本文簡(jiǎn)單探討了verilog HDL設(shè)計(jì)中的可綜合性問題,，適合HDL初學(xué)者閱讀 　　用組合邏輯實(shí)現(xiàn)的電路和用時(shí)序邏輯實(shí)現(xiàn)的 　　電路要分配到不同的進(jìn)程中,。 　　不要使用枚舉類型的屬性,。 　　Integer應(yīng)加范圍限制。 　　 通常的可綜合代碼應(yīng)該是同步設(shè)計(jì),。 　　避免門級(jí)描述，除非在關(guān)鍵路徑中,。
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