基于JESD204B的1 GS/s,、16-bit數(shù)據采集系統(tǒng)研究
所屬分類:技術論文
上傳者:aetmagazine
文檔大?。?span>784 K
標簽: 數(shù)據采集系統(tǒng) JESD204B 確定性延遲
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文檔介紹:采用“ADC+FPGA”的架構,,設計了1 GS/s、16-bit高速高精度數(shù)據采集系統(tǒng),實現(xiàn)了大動態(tài)范圍(>1 000倍)信號的單信道測量功能,。研究采用周期sysref和脈沖sysref兩種模式,,分別建立了穩(wěn)定連接的、具有確定性延遲的JESD204B連接,,對比了兩種模式下的采樣數(shù)據頻譜差別,,結合硬件設計、固件設計的注意事項,,推薦采用周期sysref建立JESD204B連接,。研究分析采樣數(shù)據的時域波形和頻率譜密度,驗證了ADC芯片內部包含4個片上ADC通道的結論,。
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