基于PG網(wǎng)絡的全流程優(yōu)化在高性能CPU內(nèi)核中的應用
所屬分類：技術論文
上傳者：zhoubin333
文檔大小：1548 K
標簽： 芯片設計 flash PG IR Drop 修復
所需積分：0分積分不夠怎么辦,？
文檔介紹：隨著高性能計算芯片的集成度不斷提高以及工藝的進步,， 金屬連線的寬度越來越窄，芯片電源網(wǎng)絡上電阻增加和高密度的邏輯門單元同時有邏輯翻轉動作時會在電源網(wǎng)絡上產(chǎn)生電壓降（IR Drop）,，導致芯片產(chǎn)生時序問題,，甚至可能發(fā)生邏輯門的功能故障?；贑adence實現(xiàn)工具Innovus的flash PG flow完成對于PG 網(wǎng)絡的綜合實現(xiàn)與快速迭代,，并利用 auto reinforce PG和trim PG從兩方面實現(xiàn)了對高性能CPU核的電壓降與時序之間的trade-off，完成從floorplan到PR（Placement and Route）階段針對PG網(wǎng)絡的全流程優(yōu)化,。結果表明,，在相同機器資源的前提下，flash PG flow 最高可將powerplan的速度提升至原來的10倍,，在top level的design上提升尤為明顯,，能有效節(jié)約設計初期對PG mesh的探索時間。而auto reinforce PG和trim PG則分別通過補強IR 薄弱區(qū)域的PG和修剪冗余PG兩方面針對性地修復設計66%的dynamic IR Drop違例,，同時為設計提供更多繞線資源,，達到不惡化時序和DRC （Design Rule Check）的目的,。
現(xiàn)在下載
VIP會員，AET專家下載不扣分,；重復下載不扣分,，本人上傳資源不扣分。