H.264視頻解碼器中幀內(nèi)預(yù)測模塊的硬件設(shè)計
所屬分類：參考設(shè)計
上傳者：aet
文檔大小：496 K
標簽： FPGA
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文檔介紹：提出一種能實時處理的H.264/AVC幀內(nèi)預(yù)測硬件結(jié)構(gòu),。通過對H.264/AVC各個預(yù)測模式的分析，設(shè)計了一個通用運算單元,，提高了硬件資源的可重用性,。采用4個并行運算單元計算預(yù)測值，對運算比較復(fù)雜的plane模式預(yù)處理,，并設(shè)計模式預(yù)測器,，加快了系統(tǒng)處理速度。硬件電路結(jié)構(gòu)已通過RTL級仿真及綜合,，并在Altera公司的Cyclone II FPGA平臺上進行了驗證和測試,。
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