浮點矩陣相乘IP核并行改進(jìn)的設(shè)計與實現(xiàn)
所屬分類：參考設(shè)計
上傳者：aet
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文檔介紹：基于Altera浮點IP核實現(xiàn)浮點矩陣相乘運算時,，由于矩陣階數(shù)的增大,，造成消耗的器件資源雖增加但系統(tǒng)性能反而下降的問題，針對現(xiàn)有IP核存在數(shù)據(jù)加載不連貫,、存儲帶寬不均勻的不足,，提出采用并行化數(shù)據(jù)存儲,、依據(jù)查找表加載數(shù)據(jù)和處理數(shù)據(jù)的方式對IP核進(jìn)行改進(jìn)。然后將改進(jìn)的浮點矩陣運算在FPGA中實現(xiàn),，經(jīng)過Quartus,、Matlab軟件聯(lián)合仿真并進(jìn)行結(jié)果比對，其誤差不超過萬分之一,，且節(jié)省了器件資源,、提升了系統(tǒng)性能。仿真結(jié)果表明該設(shè)計可行,，有利于提高諸多高性能領(lǐng)域浮點矩陣的運算速度,。
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