基于FPGA高速線陣CCD的驅(qū)動(dòng)電路設(shè)計(jì)
所屬分類：參考設(shè)計(jì)
上傳者：aet
文檔大?。?span>396 K
標(biāo)簽： FPGA
所需積分：0分積分不夠怎么辦,？
文檔介紹：線陣CCD的驅(qū)動(dòng)電路設(shè)計(jì)是決定CCD成像質(zhì)量的關(guān)鍵技術(shù)之一,。在對(duì)TCD1706D線陣CCD驅(qū)動(dòng)時(shí)序分析的基礎(chǔ)上,，利用FPGA實(shí)現(xiàn)了線陣CCD的工作頻率為10 MHz的驅(qū)動(dòng)電路設(shè)計(jì),。利用Quartus II軟件自帶的PLL IP核生成系統(tǒng)工作頻率,，通過Verilog語(yǔ)言對(duì)硬件電路進(jìn)行描述,，采用Moore有限狀態(tài)機(jī)實(shí)現(xiàn)驅(qū)動(dòng)信號(hào)之間的相位關(guān)系,。通過Quartus II軟件平臺(tái),，對(duì)設(shè)計(jì)的時(shí)序電路進(jìn)行仿真，并在示波器中顯示了直徑為0.16 mm的漆包線的成像波形,。實(shí)驗(yàn)結(jié)果表明,，該方法能夠滿足TCD1706D線陣CCD工作頻率為10 MHz的要求。
現(xiàn)在下載
VIP會(huì)員,，AET專家下載不扣分,；重復(fù)下載不扣分，本人上傳資源不扣分,。