基于FPGA的監(jiān)測接收機中DDC的設計與實現(xiàn)
所屬分類：參考設計
上傳者：aet
文檔大小：494 K
標簽： FPGA
所需積分：0分積分不夠怎么辦,？
文檔介紹：設計了一種基于FPGA的數(shù)字監(jiān)測接收機中數(shù)字下變頻的設計方案,，詳細介紹了數(shù)字下變頻器中數(shù)控振蕩器,、積分級聯(lián)梳狀濾波器、半帶濾波器和FIR濾波器的設計方法,，并編寫Verilog HDL程序?qū)崿F(xiàn)各個模塊,，最后將程序下載到FPGA中測試，得到I/Q信號波形和頻譜,，能夠滿足微波數(shù)字監(jiān)測接收機的功能需求,。
現(xiàn)在下載
VIP會員，AET專家下載不扣分,；重復下載不扣分,，本人上傳資源不扣分。