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慣性導(dǎo)航系統(tǒng)中浮點(diǎn)計(jì)算加速單元設(shè)計(jì)[模擬設(shè)計(jì)][汽車電子]

石英振梁加速度計(jì)采用頻率輸出的形式表示加速度，在慣性導(dǎo)航系統(tǒng)中,，需要將頻率值轉(zhuǎn)換為加速度值,，再進(jìn)行姿態(tài)解算。采用軟件方法進(jìn)行浮點(diǎn)計(jì)算,，需要耗費(fèi)CPU大量的計(jì)算能力,。為了優(yōu)化頻率轉(zhuǎn)換的計(jì)算速度，設(shè)計(jì)一種面向頻率轉(zhuǎn)換應(yīng)用的浮點(diǎn)計(jì)算加速單元,，并基于FPGA進(jìn)行了實(shí)現(xiàn)與驗(yàn)證,。結(jié)果表明，系統(tǒng)從數(shù)據(jù)采樣到頻率轉(zhuǎn)換,，然后將頻率值轉(zhuǎn)換成加速度進(jìn)行姿態(tài)解算,，陀螺儀測(cè)得的角速度進(jìn)行積分，最后完成數(shù)據(jù)融合,，使用本文設(shè)計(jì)的浮點(diǎn)加速單元來實(shí)現(xiàn)頻率轉(zhuǎn)換,，速度提高了2倍。

發(fā)表于：8/15/2019 11:34:00 AM

基于Kogge-Stone加法器改進(jìn)的雙域模乘器[模擬設(shè)計(jì)][其他]

模乘作為橢圓曲線公鑰密碼算法的核心運(yùn)算,，調(diào)用頻率最高,，提高其運(yùn)算速度對(duì)于提高橢圓曲線密碼處理器的性能具有重要意義,。基于Kogge-Stone加法結(jié)構(gòu),，結(jié)合可重構(gòu)技術(shù),，實(shí)現(xiàn)一種能夠同時(shí)支持素?cái)?shù)域GF(p)和二元域GF(2m)上模乘運(yùn)算的雙域模乘器，并對(duì)模塊進(jìn)行合理復(fù)用,，節(jié)省硬件資源,。用Verilog VHDL語(yǔ)言對(duì)該模乘器進(jìn)行RTL級(jí)描述，并采用0.18 μm CMOS工藝標(biāo)準(zhǔn)單元庫(kù)進(jìn)行邏輯綜合,。實(shí)驗(yàn)結(jié)果表明,，該雙域模乘器的最大時(shí)鐘頻率為476 MHz，占用硬件資源66 518 gates,，實(shí)現(xiàn)256位的模乘運(yùn)算僅需0.27 μs,。

發(fā)表于：8/15/2019 11:07:00 AM

一種基于可變相位累加器的全數(shù)字鎖相環(huán)[EDA與制造][工業(yè)自動(dòng)化]

提出了一種具有可變相位累加器電路結(jié)構(gòu)的新型全數(shù)字鎖相環(huán)。采用EDA技術(shù)完成了對(duì)該系統(tǒng)的設(shè)計(jì),，利用ModelSim軟件對(duì)所設(shè)計(jì)的電路進(jìn)行了系統(tǒng)仿真實(shí)驗(yàn),，并進(jìn)行了硬件實(shí)驗(yàn)驗(yàn)證。實(shí)驗(yàn)結(jié)果表明,，含有可變相位累加器構(gòu)成的全數(shù)字鎖相環(huán)可拓展系統(tǒng)環(huán)路的鎖相范圍,，提高鎖相頻率，降低系統(tǒng)總功耗,，并且不會(huì)增加FPGA芯片內(nèi)部的邏輯資源,。由于該鎖相環(huán)內(nèi)部信號(hào)的傳遞是并行傳輸，故可大大提高系統(tǒng)的鎖相速度,。該鎖相環(huán)能夠作為功能模塊嵌入進(jìn)電子系統(tǒng)芯片中,，可廣泛應(yīng)用于通信、電子測(cè)量和自動(dòng)控制等領(lǐng)域,。

發(fā)表于：8/14/2019 4:08:00 PM

基于APD的2.5D封裝中介層自動(dòng)化設(shè)計(jì)[EDA與制造][工業(yè)自動(dòng)化]

由于高帶寬存儲(chǔ)器（High Bandwidth Memory,，HBM）的高帶寬特性，在2.5D封裝中介層（Interposer）的版圖設(shè)計(jì)過程中存在大量HBM接口的連線需要手動(dòng)完成,。介紹了如何使用SKILL語(yǔ)言在Allegro封裝設(shè)計(jì)工具 (Allegro Package Design,，APD) 中實(shí)現(xiàn)HBM接口的自動(dòng)布線,，將原來的手動(dòng)布線時(shí)間從2周縮短到10 min,，大大壓縮設(shè)計(jì)周期。

發(fā)表于：8/14/2019 3:58:00 PM

行為級(jí)模型功能比對(duì)驗(yàn)證的自動(dòng)方法學(xué)[模擬設(shè)計(jì)][其他]

在混合信號(hào)芯片設(shè)計(jì)領(lǐng)域,，Verilog/Systemverilog/VHDL等行為級(jí)模型被廣泛應(yīng)用于描述模擬和混合信號(hào)模塊的電路特性,，用以幫助實(shí)現(xiàn)更快速全面的全芯片功能驗(yàn)證。為了保證正確,、有效和全面的全芯片功能驗(yàn)證,，電路模塊的行為級(jí)模型和晶體管級(jí)設(shè)計(jì)之間的功能比對(duì)驗(yàn)證(Behavior vs.Schematic,，BVS)非常關(guān)鍵。在此之前,，利用現(xiàn)有的EDA工具,，只能進(jìn)行邏輯狀態(tài)的BVS矢量檢查，而不能進(jìn)行實(shí)數(shù)類型的矢量檢查,。為了更好地描述模擬和混合信號(hào)模塊的行為特性,，采用了Wreal模型和SV-UDT(Systemverilog-User Defined Type), 因此對(duì)EDA工具提出了新的要求，需要其支持實(shí)數(shù)類型的矢量檢查,。本文描述了一種行為級(jí)模型功能比對(duì)驗(yàn)證的自動(dòng)方法學(xué),，基于Cadence XPS仿真器的矢量檢查功能，可以同時(shí)實(shí)現(xiàn)邏輯狀態(tài)和實(shí)數(shù)類型的自動(dòng)比對(duì)檢查,。實(shí)數(shù)類型矢量檢查是向EDA供應(yīng)商Cadence提出的一種新的概念和需求,，且已經(jīng)在XPS仿真器中成功實(shí)現(xiàn)。

發(fā)表于：8/13/2019 2:51:00 PM

基于硬件加速器的高性能芯片仿真與驗(yàn)證[可編程邏輯][通信網(wǎng)絡(luò)]

展示了一款高性能無線局域網(wǎng)芯片采用硬件仿真加速器進(jìn)行全芯片仿真與驗(yàn)證的工作,。該芯片采用了4發(fā)4收多天線,、256QAM等技術(shù)，最高可以實(shí)現(xiàn)1.2 Gb/s的數(shù)據(jù)吞吐率,。由于該芯片設(shè)計(jì)復(fù)雜,，規(guī)模龐大，只使用傳統(tǒng)的軟件模擬和FPGA仿真難以實(shí)現(xiàn)芯片錯(cuò)誤的快速定位與解決,。在此情況下,，使用硬件仿真加速器Palladium XP提供的全電路仿真方式(In-Circuit Emulation mode，ICE mode)成為了更為有效的方式,。在實(shí)際應(yīng)用中一個(gè)1 000幀的測(cè)試用例可以在20 min內(nèi)完成,，相比傳統(tǒng)的軟件模擬提高了400倍以上的效率，相比FPGA原型系統(tǒng)驗(yàn)證則能夠提供所有所需要的波形供下載分析,。該方法大大加快了復(fù)雜芯片的設(shè)計(jì)效率,。

發(fā)表于：8/13/2019 11:56:00 AM

鰭式場(chǎng)效應(yīng)晶體管結(jié)合自熱效應(yīng)的電遷移分析[電源技術(shù)][其他]

在先進(jìn)工藝節(jié)點(diǎn)下，鰭式場(chǎng)效應(yīng)晶體管(FinFET)工藝相對(duì)于平面技術(shù)提供了在功耗,、性能與面積上的優(yōu)勢(shì),。但相對(duì)地，F(xiàn)inFET也會(huì)引起局部晶體管電流密度的驟增的問題,，這也意味著信號(hào)線和電源地網(wǎng)絡(luò)的金屬電遷移可靠性會(huì)受到更大的沖擊,。隨著FinFET的熱分布對(duì)互聯(lián)金屬線的溫度影響上升，電遷移失效概率上升的次級(jí)效應(yīng)也由之產(chǎn)生,。如今,，熱效應(yīng)的影響已經(jīng)成為了廣大設(shè)計(jì)公司不得不考慮的因素之一，在生產(chǎn)商的引導(dǎo)之下,，Cadence Voltus提供了針對(duì)熱效應(yīng)帶來影響的精準(zhǔn),、強(qiáng)大并且靈活的解決方案,。基于此點(diǎn)對(duì)高平均翻轉(zhuǎn)率的芯片進(jìn)行熱效應(yīng)影響的檢查與分析,，并且對(duì)電源的結(jié)構(gòu)規(guī)劃和設(shè)計(jì)的物理實(shí)現(xiàn)進(jìn)行改進(jìn),。

發(fā)表于：8/12/2019 10:06:00 AM

基于Innovus提升芯片性能的物理實(shí)現(xiàn)方法[模擬設(shè)計(jì)][其他]

對(duì)于規(guī)模日益增大，工作頻率不斷增加的高性能芯片設(shè)計(jì),，性能一直是物理設(shè)計(jì)的重點(diǎn)和難點(diǎn),。緩沖器的插入是為了最小化信號(hào)線延時(shí)，進(jìn)而優(yōu)化時(shí)序,，提升性能,。描述了使用Cadence Innovus工具建立物理設(shè)計(jì)流程，減少各步驟間的偏差,。同時(shí)在此流程的基礎(chǔ)上提出二次布局優(yōu)化方法,，在16 nm下，通過一個(gè)高性能芯片設(shè)計(jì)驗(yàn)證了該流程與方法,，實(shí)例結(jié)果表明,，設(shè)計(jì)性能得到很大改善，其中時(shí)序優(yōu)化達(dá)85.07%,，該流程及方法可有效提升高性能芯片性能,。

發(fā)表于：8/12/2019 9:49:00 AM

基于深度學(xué)習(xí)的人臉活體檢測(cè)算法[嵌入式技術(shù)][其他]

身份認(rèn)證技術(shù)有了很大的發(fā)展，隨之不斷出現(xiàn)的是各種偽造合法用戶信息的欺詐手段,。針對(duì)這一問題,，提出一種基于深度學(xué)習(xí)人臉活體檢測(cè)算法，分析了真實(shí)人臉和欺詐人臉之間的區(qū)別,，將真實(shí)人臉和照片進(jìn)行數(shù)據(jù)去中心化,、zca白化去噪聲、隨機(jī)旋轉(zhuǎn)等處理,；同時(shí),，利用卷積神經(jīng)網(wǎng)絡(luò)對(duì)照片的面部特征進(jìn)行提取，提取出來的特征送入神經(jīng)網(wǎng)絡(luò)訓(xùn)練,、分類,。算法在公開的數(shù)據(jù)庫(kù)NUAA上進(jìn)行了驗(yàn)證，實(shí)驗(yàn)結(jié)果表明該方法降低了計(jì)算的復(fù)雜度,，提高了識(shí)別準(zhǔn)確率,。

發(fā)表于：8/2/2019 3:05:00 PM

基于FPGA的深度學(xué)習(xí)目標(biāo)檢測(cè)系統(tǒng)的設(shè)計(jì)與實(shí)現(xiàn)[可編程邏輯][其他]

針對(duì)當(dāng)前深度學(xué)習(xí)目標(biāo)檢測(cè)算法計(jì)算復(fù)雜度高和內(nèi)存需求大等問題，設(shè)計(jì)并實(shí)現(xiàn)了一種基于FPGA的深度學(xué)習(xí)目標(biāo)檢測(cè)系統(tǒng),。設(shè)計(jì)對(duì)應(yīng)YOLOv2-Tiny目標(biāo)檢測(cè)算法的硬件加速器,，對(duì)加速器各模塊的處理時(shí)延建模,，給出卷積計(jì)算模塊的詳細(xì)設(shè)計(jì),。實(shí)驗(yàn)結(jié)果表明,，與CPU相比，CPU+FPGA的異構(gòu)系統(tǒng)是雙核ARM-A9能效的67.5倍,，Xeon的94.6倍,；速度是雙核ARM-A9的84.4倍，Xeon的5.5倍左右,。并且,，當(dāng)前設(shè)計(jì)在性能上超過之前的工作。

發(fā)表于：8/2/2019 2:52:00 PM