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基于盲均衡技術(shù)的寬帶IQ不平衡補償設(shè)計與實現(xiàn)[其他][其他]

針對寬帶信號的IQ不平衡問題,，給出了基于盲均衡技術(shù)的補償設(shè)計方法,。該方法通過改進高速解調(diào)器的均衡器設(shè)計,，采用自適應(yīng)盲均衡技術(shù)計算IQ不平衡補償濾波器,，使得均衡器同時具有IQ不平衡補償和減小碼間串擾的功能,。在工程應(yīng)用中,，該方法不會增加額外的資源消耗和硬件設(shè)計復(fù)雜度,。測試結(jié)果表明,，該方法可適用于多種調(diào)制方式信號,，能有效補償IQ不平衡,。

發(fā)表于：2023/2/28 17:29:00

基于組播通信的PBFT算法改進[通信與網(wǎng)絡(luò)][通信網(wǎng)絡(luò)]

PBFT算法存在通信復(fù)雜度高、性能受節(jié)點增加而下降等問題,，引入組播通信應(yīng)用于RPBFT（基于角色的拜占庭共識機制）,，提出了一種通信復(fù)雜度低、可以動態(tài)分配共識節(jié)點,、不因節(jié)點數(shù)增加而性能下降的WRPBFT共識算法,。WRPBFT將節(jié)點劃分為共識節(jié)點和候選節(jié)點兩類節(jié)點，動態(tài)地選取參與共識的共識節(jié)點進行組播通信,。實驗與分析表明,，WRPBFT共識算法可以動態(tài)地實現(xiàn)節(jié)點的劃分與選取，并且相較傳統(tǒng)PBFT算法,，WRPBFT算法具備更高吞吐量,、更低的時延和更低的通信復(fù)雜度。

發(fā)表于：2023/2/28 15:59:00

基于PSO的恒力執(zhí)行器PID型模糊控制器[其他][其他]

針對打磨機器人在打磨過程中對恒力控制精度和響應(yīng)速度的要求,，提出了一種基于粒子群優(yōu)化算法的恒力執(zhí)行器PID型模糊控制器,。設(shè)計新型PID型模糊控制器,，減少設(shè)計規(guī)則庫數(shù)量；提出變權(quán)重綜合型適應(yīng)度函數(shù),，結(jié)合誤差積分絕對值和控制信號積分絕對值優(yōu)化PID型模糊控制器的綜合性能,，同時減小超調(diào)量與穩(wěn)態(tài)誤差；采用自適應(yīng)慣性權(quán)重策略加快粒子群迭代速度,，使用粒子群算法對PID型模糊控制的比例因子進行優(yōu)化,。仿真結(jié)果表明，經(jīng)過粒子群優(yōu)化的PID型模糊控制實現(xiàn)了打磨力的平穩(wěn)輸出,，響應(yīng)速度提升10%,，調(diào)節(jié)時間縮短14%，系統(tǒng)無超調(diào),、無振蕩,，提高了打磨力的控制精度。

發(fā)表于：2023/2/28 15:53:00

芯片樣品驗證平臺自適應(yīng)和同步測試功能的設(shè)計與實現(xiàn)[測試測量][消費電子]

目前,，芯片設(shè)計公司在對量產(chǎn)級的芯片進行樣品驗證時,，傳統(tǒng)的樣品驗證方法大多是基于芯片自身特點來設(shè)計相應(yīng)的測試設(shè)備，然后通過測試夾具對芯片樣品逐一測試,，不同的芯片會設(shè)計不同的測試設(shè)備,。提出了一種自適應(yīng)且可同步測試的樣品驗證平臺方案，既可以實現(xiàn)同時測試多顆芯片,，也可以對不同接口的芯片進行測試,；既可以進行可靠性實驗測試，也可以進行其他功能的測試,，大大節(jié)省了測試設(shè)備的維護成本,，提高測試效率。

發(fā)表于：2023/2/28 15:45:00

一種框架類測角裝置內(nèi)環(huán)組件靜平衡調(diào)試方法[其他][其他]

導(dǎo)引頭位置標定系統(tǒng)是一種框架類測角裝置,，其內(nèi)環(huán)組件的靜平衡度直接決定產(chǎn)品性能的穩(wěn)定,。充分利用壓力傳感器的優(yōu)勢，通過HX711進行模數(shù)轉(zhuǎn)換,、數(shù)據(jù)采集,，將采集的結(jié)果顯示在液晶顯示屏上，并對數(shù)據(jù)分析處理,，設(shè)計了一款自動測量導(dǎo)引頭位置標定系統(tǒng)內(nèi)框架靜平衡的裝置,。該裝置通過內(nèi)嵌的4個壓力傳感器，實現(xiàn)產(chǎn)品內(nèi)框架在平衡刀架上放置時,，若產(chǎn)品不平衡,，由于重力的作用，內(nèi)框架某一端會壓在平衡裝置上，通過顯示壓力值的大小,，利用最小二乘法擬合,，實現(xiàn)壓力值與產(chǎn)品增減墊片厚度值的關(guān)系式，并驗證關(guān)系式的一般性,，實現(xiàn)一次計算即可實現(xiàn)某導(dǎo)引頭位置標定系統(tǒng)內(nèi)框架靜平衡的準確調(diào)試,。

發(fā)表于：2023/2/28 14:44:00

基于OCP的輕量級多主從跨時鐘域片上總線設(shè)計[其他][其他]

開放芯核協(xié)議（Open Core Protocol，OCP）總線可被應(yīng)用于將IP核功能與接口解耦,，實現(xiàn)IP核的即插即用,。針對OCP連接到異步時鐘域時的同步問題，改進設(shè)計了輕量化的同步接口,，在同步化控制信息的同時降低了跨時鐘域緩存數(shù)據(jù)導(dǎo)致的硬件消耗,。為解決點到點的OCP總線的擴展性不足的缺陷，將設(shè)計的跨時鐘域OCP總線部署于共享總線互聯(lián)的高級高性能總線（AMBA High-performance Bus,，AHB）,，實現(xiàn)了多主從多時鐘域傳輸。仿真和驗證表明,，設(shè)計的改進跨時鐘域OCP-AHB總線可以正確傳輸數(shù)據(jù),，可用于其他工作的快速部署。

發(fā)表于：2023/2/28 13:42:00

基于RISC-V的AES密碼加速引擎設(shè)計與驗證[可編程邏輯][信息安全]

隨著物聯(lián)網(wǎng)技術(shù)的快速發(fā)展和物聯(lián)網(wǎng)設(shè)備的廣泛部署,，信息安全問題日益凸顯,。密碼是保障信息安全的關(guān)鍵核心技術(shù)，但傳統(tǒng)的密碼算法適配方案存在性能和靈活性難以兼顧的問題,，提出了一種密碼指令擴展方案在兩者之間取得了很好的平衡。首先分析了AES算法的運算環(huán)節(jié),，結(jié)合蜂鳥E203處理器架構(gòu),，提出了密碼指令擴展和加速引擎設(shè)計方案；接著進行了軟硬件實現(xiàn),，構(gòu)建了RTL級仿真環(huán)境和FPGA板級驗證環(huán)境,；最后進行了實驗驗證和對比分析。實驗結(jié)果表明,，提出的方案在只增加接近2%的硬件資源的情況下可以取得約700%的加速比,，具有較高的能效，可適用于在物聯(lián)網(wǎng)等資源受限的場合,。

發(fā)表于：2023/2/28 13:37:00

基于芯片封裝的微系統(tǒng)模塊PDN設(shè)計優(yōu)化[電源技術(shù)][智能電網(wǎng)]

隨著IC芯片的供電電源趨向低電壓以及大電流,，基于2.5D硅通孔技術(shù)（Through-Silicon-Via，TSV）,、倒扣焊,、高溫共燒陶瓷（High Temperature Co-fired Ceramics，HTCC）、3D堆疊等的微系統(tǒng)模塊的電源分配系統(tǒng)（Power Delivery Network,，PDN）的設(shè)計越來越重要,。芯片電流經(jīng)過PDN互連產(chǎn)生輸出噪聲，這些互連必須提供一個較優(yōu)低阻抗的信號返回路徑,，保持芯片焊盤間恒定的供電電壓且維持在一個很小的容差范圍內(nèi),，通常在5%以內(nèi)?；谛酒庋b系統(tǒng)（Chip Package System,， CPS），結(jié)合TSV硅基板,、HTCC管殼,、PCB三級協(xié)同對微系統(tǒng)模塊PDN提出設(shè)計及優(yōu)化方法，從直流設(shè)計,、交流阻抗設(shè)計分別進行闡述,，并運用芯片電源模型（Chip Power Model， CPM）,，結(jié)合時域分析實現(xiàn)了電源紋波PDN低阻抗設(shè)計,。

發(fā)表于：2023/2/28 13:31:00

幅度校準功能的低附加相移數(shù)控衰減器[其他][其他]

提出了一種可用于Ka 波段相控陣系統(tǒng)的高精度低附加相移五位數(shù)控衰減器（Digital Controlled Attenuator，DCA）,。該DCA采用了嵌入式開關(guān)的T型,、簡化T型和Π型三種衰減結(jié)構(gòu)設(shè)計基本衰減單元，實現(xiàn)了15.5 dB的衰減動態(tài)范圍和0.5 dB的最小衰減步進,。幅度校準技術(shù)被用于信號通路中,，可有效降低由工藝波動引起的衰減幅度誤差增大問題，增強了電路設(shè)計的魯棒性,。同時,，在T型和Π型衰減結(jié)構(gòu)中采用電容補償技術(shù)提高其高頻衰減性能，實現(xiàn)低附加相移,?；?5 nm CMOS工藝，對所提出的DCA進行了優(yōu)化仿真,、流片與測試驗證,。芯片核心尺寸為500 µm×150 µm。測試結(jié)果表明：在25～35 GHz頻帶范圍內(nèi),，參考態(tài)插入損耗為6.54～8.6 dB,，32衰減態(tài)對應(yīng)的輸入/輸出回波損耗優(yōu)于-15 dB，幅度誤差RMS和相位誤差RMS分別為0.12～0.26 dB和1.02°～2.07°,。

發(fā)表于：2023/2/28 13:23:00

多態(tài)性PCIE橋擴展芯片的設(shè)計和硅后驗證[模擬設(shè)計][其他]

作為主流的總線協(xié)議,，PCIE（Peripheral Component Interconnect Express）總線的應(yīng)用場景越來越豐富,，連接的外圍設(shè)備也越來越多。而無論桌面還是嵌入式的通用處理器上,，PCIE控制器數(shù)量有限,，同時很多PCIE橋芯片的功能也很局限。為此設(shè)計出一款具備多態(tài)性的PCIE擴展橋芯片來擴展處理器PCIE處理能力,。該芯片的多通路,、高通量、多態(tài)性的屬性有效彌補了傳統(tǒng)處理器PCIE能力不足的缺點,。方案通過硅后驗證方法,，確定了芯片的可行性和穩(wěn)定性，方案也為后續(xù)具備更多通路和屬性的PCIE擴展芯片提供了設(shè)計思路,。

發(fā)表于：2023/2/28 11:53:00