摘  要： 從ADC的輸入信號及時(shí)鐘源的自身參數(shù)著手，主要分析了輸入信號幅值,、頻率,、采樣頻率對時(shí)鐘抖動(dòng)及ADC信噪比的影響，根據(jù)ADC手冊數(shù)據(jù)提供的信息給出了時(shí)鐘抖動(dòng)的計(jì)算方法,，并對計(jì)算結(jié)果和實(shí)際測量結(jié)果進(jìn)行分析比較,，進(jìn)一步提出了減少時(shí)鐘抖動(dòng)方法。
關(guān)鍵詞： 時(shí)鐘抖動(dòng),；SNR,；頻率

    隨著信息產(chǎn)業(yè)的快速發(fā)展，對A/D,、D/A的性能要求越來越高,。目前，針對高速、高精度ADC 的研究很活躍,。采樣時(shí)鐘是ADC變換電路的基本要素,，對電路設(shè)計(jì)者來講，ADC時(shí)鐘電路采用的時(shí)鐘方案,、時(shí)鐘類型,、時(shí)鐘電壓等級、時(shí)鐘抖動(dòng)都是在實(shí)際電路設(shè)計(jì)時(shí)必須予以考慮的問題,。采樣時(shí)鐘的抖動(dòng)是一個(gè)短期的,、非積累性變量，表示數(shù)字信號的實(shí)際定時(shí)位置與其理想位置的時(shí)間偏差,。時(shí)鐘抖動(dòng)會(huì)使ADC的內(nèi)部電路錯(cuò)誤地觸發(fā)采樣時(shí)間,，結(jié)果造成模擬輸入信號在幅度上的誤采樣，從而惡化ADC的信噪比,，采樣時(shí)鐘的抖動(dòng)對高速,、高精度ADC性能的影響也不可忽視[1-2]。
    圖1所示是一種典型的ADC時(shí)鐘電路,，高速ADC,，例如ADS5500，經(jīng)常采用這種時(shí)鐘結(jié)構(gòu),。本文針對圖1所示時(shí)鐘電路,，分析其內(nèi)部時(shí)鐘的參數(shù)對ADC性能的影響，分析結(jié)果為外部時(shí)鐘電路設(shè)計(jì)提供參考,。

1 抖動(dòng)與Ain,、fin、fS的關(guān)系
    時(shí)鐘信號啟動(dòng)采樣保持器進(jìn)行采樣之前,，采樣保持電路的內(nèi)部開關(guān)處于閉合狀態(tài),，電容電壓跟蹤模擬輸入信號的變化，時(shí)鐘信號的一個(gè)邊沿到來時(shí)開關(guān)打開,，電容電壓保持為該時(shí)刻的值,。如圖2所示，該時(shí)刻的電壓值為垂直虛線所對應(yīng)的值,，在Δt的采樣時(shí)間內(nèi),，產(chǎn)生了一個(gè)采樣電壓誤差ΔV，該瞬時(shí)誤差就是時(shí)鐘抖動(dòng)Jitter,，采樣電壓誤差的大小取決于輸入電壓波形,。如果沒有其他噪聲信號，根據(jù)圖2可以計(jì)算出抖動(dòng)電壓的大小和信噪比,。如果圖1的輸入信號為幅值為Ain,、頻率為fin的正弦波,，則采樣電壓的時(shí)鐘抖動(dòng)Jitter正比于輸入電壓在該時(shí)刻的斜率和采樣時(shí)間。則一個(gè)周期的時(shí)鐘抖動(dòng)Jitter有效值的平方δ2為：

 
由式（2）可知,，時(shí)鐘抖動(dòng)引起的信噪比與輸入信號的頻率 fin有關(guān),，隨著輸入信號頻率 fin的增大，信噪比下降,。也可知時(shí)鐘抖動(dòng)引起的信噪比與輸入信號幅度 Ain無關(guān),，但由圖2可以看出隨著輸入信號幅度 Ain的降低，時(shí)鐘抖動(dòng)Jitter隨之減少,，因而信噪比與時(shí)鐘抖動(dòng)Jitter密切相關(guān),。
    ADC總噪聲由熱噪聲、量化噪聲和抖動(dòng)三部分組成,，如果假定所有的噪聲源線性無關(guān),，則ADC的信噪比可以用式(3)表示。

式(3)中,，T表示熱噪聲在一個(gè)周期內(nèi)的有效值平方,，Q表示量化噪聲在一個(gè)周期內(nèi)的有效值的平方,，這兩項(xiàng)與輸入信號的頻率 fin無關(guān),，時(shí)鐘抖動(dòng)一個(gè)周期有效值的平方δ2則取決于輸入信號頻率 fin。如果要求ADC 在輸入信號 fin較大時(shí)SNR高,，則必須用抖動(dòng)小的采樣時(shí)鐘,。因此，在高速高精度ADC 的設(shè)計(jì)中,對時(shí)鐘電路都采用特別的處理方法來降低時(shí)鐘抖動(dòng),，比如Maxim公司的Max104 等,。
    對于一個(gè)確定的ADC，當(dāng)輸入信號幅值 Ain低于一定值時(shí),，其信噪比主要取決于熱噪聲和量化噪聲,，這種情況下時(shí)鐘抖動(dòng)對其影響不大。圖3所示為ADS5542工作在78 MSPS和230 MHz輸入下的實(shí)際噪聲基底,。圖3中的理論曲線是在加上250 fs的抖動(dòng)和1LSB的熱噪聲下的條件下由式(2)計(jì)算得出的,，由圖可以看出理論曲線與實(shí)際測量的噪聲基底曲線非常接近。表1所示為在不同的輸入信號頻率下的信噪比的大小,。表中給出了兩組數(shù)據(jù),，一組為實(shí)際測量的信噪比SNR，一組為由式(2)計(jì)算出來的信噪比SNR,。表1中的測量值是在采樣頻率fs為60 MS/s,，并假定抖動(dòng)頻率為200 fs的條件下測量出的數(shù)據(jù)。由表1可知,，由式(2)估算出來的數(shù)據(jù)和實(shí)際測量的數(shù)據(jù)之間的誤差較小,，式(2)比較準(zhǔn)確地表達(dá)了信噪比與輸入信號頻率之間的關(guān)系,。

    由參考文獻(xiàn)[4]的研究結(jié)果可知，采樣頻率 fs不變時(shí),，信噪比會(huì)隨著輸入信號的頻率增加而降低,。如果輸入正弦信號自身不受噪聲影響，信噪比的下降則是由時(shí)鐘抖動(dòng)引起,。
    由式(2)可知信噪比與采樣頻率無關(guān),。然而實(shí)驗(yàn)數(shù)據(jù)表明，當(dāng)增加采樣頻率時(shí),，信噪比也隨著增加,。因?yàn)椴蓸宇l率的增加會(huì)把同樣數(shù)量的噪聲擴(kuò)展到比較寬的頻帶上，這樣可以有效地降低噪聲基底,。然而,，實(shí)際計(jì)算信噪比時(shí)，總噪聲還包含熱噪聲和量化噪聲,，因此參考文獻(xiàn)[4]的研究結(jié)果并沒有出現(xiàn)信噪比隨采樣頻率增加而增大的現(xiàn)象[4],。
    抖動(dòng)是相位噪聲的一種簡化，出現(xiàn)在不同地方的相位噪聲對系統(tǒng)的影響程度不同,。距離載波近的相位噪聲體現(xiàn)了采樣瞬間的緩慢變化,，在比較短的觀測時(shí)間內(nèi)與系統(tǒng)無關(guān)。距離載波遠(yuǎn)的相位噪聲對系統(tǒng)影響大但容易被濾波器濾出[5],。目前市場上有一部分ADC不僅沒有提供任何阻擊輸入抖動(dòng)的方案,，ADC內(nèi)部的時(shí)鐘鏈反而使抖動(dòng)更加惡化。
2 抖動(dòng)的計(jì)算
    抖動(dòng)源可能源于外部,，例如由用戶提供的時(shí)鐘信號,，也可能源于ADC內(nèi)部時(shí)鐘電路如放大器的（N1，N2）點(diǎn)和（N3）點(diǎn),。對于源于在圖1的（N1,，N2）點(diǎn)的抖動(dòng)，可以采取一定的措施來降低其影響,。由圖2知該部分抖動(dòng)與時(shí)鐘信號的邊沿斜率有關(guān),。時(shí)鐘信號的上升沿用于打開采樣保持器的開關(guān)，理論上時(shí)鐘信號下降邊沿的抖動(dòng)不影響信噪比,，為簡化分析假定時(shí)鐘信號的上升沿和下降沿的斜率相同,。
    當(dāng)輸入時(shí)鐘邊沿的斜率為無窮大時(shí)，加在邊沿上的任何電壓噪聲都不會(huì)影響邊沿上的時(shí)間定位,。當(dāng)時(shí)鐘邊沿斜率變小時(shí),，加上邊緣上的電壓噪聲就會(huì)產(chǎn)生一個(gè)較大的時(shí)間誤差。當(dāng)時(shí)鐘信號為正弦波信號時(shí),，增加信號的幅值或提高采樣頻率都可以提高邊沿的斜率,?？倳r(shí)鐘抖動(dòng)可以用下列方程描述：

    由式(5)計(jì)算出時(shí)鐘抖動(dòng)大小，進(jìn)而由式(4)計(jì)算出的信噪比如圖4所示,，可知用上述方法計(jì)算出的信噪比數(shù)值和實(shí)際測量的數(shù)值之間誤差較小,，表2所示為具體數(shù)值比較。

    分析表2,，如果時(shí)鐘采用正弦信號,，則要求時(shí)鐘的峰峰值為4 V左右效果較好；如選擇單邊時(shí)鐘信號,，則其幅值最大值為3.3 Vpp,；利用差分時(shí)鐘信號可以把時(shí)鐘幅值提高為該值的2倍，而且可以抑制共模干擾,，但使用差分時(shí)鐘信號又帶來兩個(gè)邊沿的對稱性問題,。由參考文獻(xiàn)[4]可知，采用較小幅值的單邊時(shí)鐘信號的效果較好于差分時(shí)鐘信號,，主要原因在于差分時(shí)鐘信號兩個(gè)邊沿的不對稱性,，而且當(dāng)數(shù)字輸出電壓增加時(shí)會(huì)產(chǎn)生耦合在時(shí)鐘電路中的開關(guān)噪聲?？梢圆扇〗档洼斎胄盘栴l率來減少這種影響,。
3 改進(jìn)措施
    由上述分析可知，要降低時(shí)鐘抖動(dòng),，關(guān)鍵在于提高時(shí)鐘信號的邊沿斜率,，產(chǎn)生近似于方波的時(shí)鐘信號，具體可以從以下幾個(gè)方面著手：
    (1)使用步進(jìn)變換器方法,，正弦時(shí)鐘信號經(jīng)過步進(jìn)變換器后產(chǎn)生類似于方波的時(shí)鐘信號。
    (2)外加門電路作為比較器把正弦時(shí)鐘信號方波化,。這種方法可以減少N1和N2的影響但是帶來的問題是在比較器的輸入端N1和N2的平衡性問題,。市場上ADC的時(shí)鐘抖動(dòng)都比較小，但這些數(shù)據(jù)都是基于輸入信號是方波的假設(shè)下得出的,，如果使用正弦時(shí)鐘信號抖動(dòng)則明顯增大,。
    (3)采用一個(gè)具有方波輸出的低抖動(dòng)的時(shí)鐘源。例如使用電壓控制晶體振蕩器(比如CDC7005),。但是使用這種電路要受到VCXO的相位噪聲質(zhì)量和CD7005所附加的惡化的限制,。不過該電路節(jié)省了一個(gè)轉(zhuǎn)換器來產(chǎn)生差分時(shí)鐘。
    (4)外部加帶通濾波器可以消除時(shí)鐘信號的抖動(dòng),，然而,，濾波器的幅值衰減降低了時(shí)鐘的幅度，降低了邊沿斜率,，增大N1和N2的影響,。所以需要在濾波器前面加上放大器或者步進(jìn)變換器來降低這種趨勢,。
    本文從ADC的輸入信號及時(shí)鐘源的自身參數(shù)著手，分析輸入信號幅值,、頻率,、采樣頻率對時(shí)鐘抖動(dòng)及ADC信噪比的影響，根據(jù)ADC手冊數(shù)據(jù)提供的信息給出時(shí)鐘抖動(dòng)的計(jì)算方法,，并對計(jì)算結(jié)果進(jìn)行驗(yàn)證,，進(jìn)而提出減少時(shí)鐘抖動(dòng)方法。這種時(shí)鐘抖動(dòng)的計(jì)算方法不需要外設(shè)電路,，而且綜合考慮了時(shí)鐘電路的各種噪聲源的影響,，計(jì)算方法簡便，而且比較精確,。該研究結(jié)果為ADC外部電路設(shè)計(jì)和ADC選型提供了理論依據(jù),。
參考文獻(xiàn)
[1] 趙繼勇，彭飛.高速ADC的低抖動(dòng)時(shí)鐘設(shè)計(jì)[J].電子設(shè)計(jì)應(yīng)用,，2005,，4(2)：79-83.
[2] SHINAGAWA M，AKAZAWA Y,，WAKIMOTE T,，et al.Jitter analysis of high speed sam-
pling systems[J].IEEE JSolid2state Circuit s，1990,，25(1)：220-224.
[3] 唐世悅,，王硯方，何正淼.基于ADC的時(shí)鐘Jitter測試平臺(tái)的研究[J].電路與系統(tǒng)學(xué)報(bào),，2008,，13(6)：13-17.
[4] 14 Bit，125 MSPS Analog-to-Digital Converter[M].ADS5500  Data Sheet,13-17.
[5] ZANCHI A,，BONFANTI A,，LEVANTINO S，et al.General SSCR vs.cycle-to-cycle jitter relationship with application  to the phase noise in PLL[J].Proceedings of the 2001 IEEE Southwest Symposium on Mixed-Signal Design,，2001(2)：32-37.
[6] ZANCHI A,，PAPANTONOPOULOS I，TSAY F.Measurement  and Spice prediction of sub-picosecond clock jitter in A/D converters[J].Proceedings of the 2003 IEEE International Symposium on Circuits and Systems,，2003(5)：557-560