文獻(xiàn)標(biāo)識(shí)碼: A
文章編號(hào): 0258-7998(2012)06-0010-03
摘 要: 設(shè)計(jì)了一種基于雙核Nios II系統(tǒng)的數(shù)字預(yù)失真器(DPD),。在FPGA中構(gòu)建多查找表結(jié)構(gòu),實(shí)現(xiàn)了基于記憶多項(xiàng)式模型的DPD,;采用雙核處理器完成并行RLS算法處理,,保證了DPD模型參數(shù)提取過(guò)程的執(zhí)行效率。實(shí)驗(yàn)結(jié)果證明,,該系統(tǒng)能夠?qū)Ψ诺姆蔷€性進(jìn)行較好補(bǔ)償,。
關(guān)鍵詞: FPGA數(shù)字預(yù)失真器(DPD);功率放大器(PA),;片上可編程系統(tǒng)(SoPC),;雙核Nios II;并行遞歸最小二乘(RLS)算法
在現(xiàn)代無(wú)線通信系統(tǒng)中,,功率放大器(PA)是整個(gè)發(fā)射機(jī)中最為關(guān)鍵的部件之一,。然而,PA固有的非線性特性會(huì)對(duì)通信質(zhì)量造成嚴(yán)重影響,。數(shù)字預(yù)失真技術(shù)作為一種高效的功放線性化方法,,近年來(lái)得到了廣泛重視和研究[1-4]。
傳統(tǒng)的數(shù)字預(yù)失真器一般采用FPGA+DSP的方案,結(jié)構(gòu)較為復(fù)雜,,成本較高,。本文在FPGA芯片中構(gòu)建了SoPC系統(tǒng),設(shè)計(jì)了一個(gè)自適應(yīng)數(shù)字預(yù)失真器(DPD),,它具有集成度高,、成本低等優(yōu)點(diǎn)。同時(shí),,采用并行RLS算法提取DPD模型參數(shù),,降低了傳統(tǒng)RLS預(yù)失真算法的復(fù)雜度。采用雙核Nios II并行操作,,提升了硬件處理速度,,保證了預(yù)失真處理的實(shí)時(shí)性和敏捷性。
1 DPD多查找結(jié)構(gòu)
本文采用記憶多項(xiàng)式模型[5]作為DPD的行為模型,,表示為:
表 2對(duì)比了傳統(tǒng)RLS算法與并行RLS算法在加法和乘法運(yùn)算量上的差異,。相對(duì)于傳統(tǒng)RLS算法,并行RLS算法的最大優(yōu)勢(shì)在于降低了矩陣維數(shù),,故減小了運(yùn)算復(fù)雜度,。
從表2可知,并行RLS算法的q值越大,,算法復(fù)雜度的優(yōu)化程度越高,。然而,多次仿真實(shí)驗(yàn)證明隨著q值的增加,,并行RLS算法的收斂速度會(huì)變慢,,性能也會(huì)受到影響。經(jīng)過(guò)綜合權(quán)衡后,,本文使用q=2時(shí)的并行RLS算法,,并采用雙核Nios II進(jìn)行實(shí)現(xiàn),其架構(gòu)如圖2所示,。
在并行RLS算法中,,主要的濾波過(guò)程和算法更新過(guò)程都是完全獨(dú)立的,可以在CPU1和CPU2中并發(fā)執(zhí)行,。并行RLS算法涉及到的交互數(shù)據(jù)放在共享存儲(chǔ)區(qū)內(nèi),,雙核可以通過(guò)互斥機(jī)制訪問(wèn)。
圖3為基于查找表的DPD在雙核Nios II系統(tǒng)中的實(shí)現(xiàn)結(jié)構(gòu),。該系統(tǒng)的工作狀態(tài)可以經(jīng)歷如下階段:
(1)DPD學(xué)習(xí)過(guò)程:DPD不加入傳輸鏈路,,基帶信號(hào)直接上變頻后輸送至PA,雙核Nios II收集基帶信號(hào)和PA反饋信號(hào),。
(2)并行RLS算法處理過(guò)程:雙核Nios II按照?qǐng)D2的步驟求解出DPD模型參數(shù)向量a,。
(3)查找表更新過(guò)程:將a的元素值代入方程式,,通過(guò)雙核Nios II計(jì)算出查找表的表項(xiàng)值,并將表項(xiàng)值寫入查找表RAM中,,完成更新,。
(4)DPD工作過(guò)程:DPD加入傳輸鏈路,構(gòu)成DPD+PA的完整預(yù)失真系統(tǒng),?;鶐盘?hào)通過(guò)查表完成預(yù)失真操作。
3 系統(tǒng)功能驗(yàn)證
本實(shí)驗(yàn)中采用的功放的中心頻率為710 MHz,,線性增益為43 dB,,1 dB壓縮點(diǎn)為-8.5 dBm;DPD模型的多項(xiàng)式階數(shù)為3,,記憶深度為2,,輸入到PA的測(cè)試信號(hào)是具有5 MHz帶寬的WCDMA信號(hào)。
通過(guò)圖4和表3可見(jiàn),,WCDMA信號(hào)在未加入DPD前,其鄰道頻譜干擾嚴(yán)重,,ACPR只有19 dB,。但加入DPD后,信號(hào)的帶外雜散信號(hào)得到抑制,,且ACPR改善量在15 dB~20 dB之間,。同時(shí),加入DPD后系統(tǒng)的NMSE得到明顯改善,,WCDMA信號(hào)帶內(nèi)失真得到了控制,。實(shí)驗(yàn)測(cè)試表明,DPD的預(yù)失真效果理想,,達(dá)到了預(yù)期設(shè)計(jì)目的,。
本設(shè)計(jì)在FPGA芯片中實(shí)現(xiàn)了一個(gè)基于雙核Nios II的自適應(yīng)數(shù)字預(yù)失真器(DPD)。該系統(tǒng)穩(wěn)定可靠,,能夠?qū)Ψ诺姆蔷€性進(jìn)行較好的補(bǔ)償,,且能夠抑制信號(hào)經(jīng)過(guò)功放后的帶外頻譜滋生,同時(shí)提高了信號(hào)在帶內(nèi)頻譜的平坦度,。
參考文獻(xiàn)
[1] HONG S,,WOO Y Y,KIN J,,et al.Weighted polynomial digital predistortion for low memory effect doherty power amplifier[J].IEEE Transaltions on Microwave Theory and Techniques,,2007,55(5):925-931.
[2] YOUNES M,,HAMMI O,,KWAN A,et al.An accurate complexity-reduced “PLUME” model for behavioral modeling and digital predistortion of RF power amplifiers[J].IEEE Transactions on Industrial Electronics,2011,,58(4):1397-1405.
[3] GUAN L,,ZHU A.Dual-loop model extraction for digital predistortion of wideband RF power amplifiers[J].IEEE Microwave and Wireless Components Letters,2011,,21(9):501-503.
[4] GILABERT P,,MONTORO G,BERTRAN E.FPGA implementation of a real-time NARMA-based digital adaptive predistorter[J].IEEE Transactions Ciruits And System,,2011,,58(7):402-406.
[5] DING L,ZHOU G T,,MORGAN D R.A robust digital baseband predistorter constructed using memory polynomials[J].IEEE Transactions on Communication,,2004,52(1):159-165.
[6] 劉寧.功放數(shù)字預(yù)失真算法研究及硬件實(shí)現(xiàn)[D].成都:電子科技大學(xué),,2011.
[7] GILABERT P L,,CESARI A,MONTORO G,,et al.Multilookup table FPGA implementation of an adaptive digital predistorter for linearizing RF power amplifiers with memory effects[J].IEEE Transaction on Microwave Theory and Technigues,,2008,56(2):372-384.
[8] CHATURVEDI A K,,SHARMA G.A new family of concurrent algorithms for adaptive volterra and linear filters[J].IEEE Transactions on Signal Processing,,1999,47(9):2547-2551.