摘  要： 介紹了DDS的發(fā)展歷史及其兩種實現(xiàn)方法的特點，論述了DDS的基本原理,，并提出一種基于FPGA的DDS信號發(fā)生器的設計方法,，使DDS信號發(fā)生器具有調(diào)頻、調(diào)相的功能,，最后對其性能進行了分析,。實驗表明該系統(tǒng)具有設計合理、可靠性高,、結(jié)構簡單等特點,，具有很好的實用價值。
關鍵詞： FPGA,；DDS,；正弦波；信號發(fā)生器

    1971年,，美國學者TIERNCY J,、TADER C M和GOLD B在《A Digital Frequeney Synthesizer》一文中提出了以全數(shù)字技術，從相位概念出發(fā)直接合成所需波形的一種新的頻率合成原理,，稱之為直接數(shù)字頻率合成器DDS(Direct Digitial Frequency Synthesis)[1]。這是頻率合成技術的一次重大革命,，但限于當時微電子技術和數(shù)字信號處理技術的限制,，DDS并沒有得到足夠的重視。隨著現(xiàn)代超大規(guī)模集成電路集成工藝的高速發(fā)展,，數(shù)字頻率合成技術得到了質(zhì)的飛躍,，它在相對帶寬、頻率轉(zhuǎn)換時間,、相位連續(xù)性,、正交輸出、高分辨率以及集成化等一系列性能指標方面,，已遠遠超過了傳統(tǒng)頻率合成技術所能達到的水平,。因此廣泛用于通信,、宇航、遙控遙測,、儀器儀表等各項電子領域[1-2],。
    目前實現(xiàn)DDS的技術方案大致分為兩種，一是用專用的DDS芯片來實現(xiàn),。常用的DDS芯片有ADI公司的AD9xxx系列,，如其中的AD9913，它具有高達100 MHz的模擬輸出,，內(nèi)部集成一個10位的D/A轉(zhuǎn)換器,，頻率分辨率≥0.058 Hz，相調(diào)諧分辨率為0.022°[3],。另一種是用FPGA來實現(xiàn),。可編程的FPGA器件具有內(nèi)部資源豐富,、處理速度快,、可在系統(tǒng)內(nèi)編程并有強大的EDA設計軟件支持等特點。因此,，基于FPGA的設計相對于專用DDS芯片,，可使電路設計更加靈活、提高系統(tǒng)的可靠性,、縮短設計周期,、降低成本。所以,，采用FPGA設計的DDS系統(tǒng)具有很高的性價比,。
1 DDS基本原理
    直接數(shù)字頻率合成的理論依據(jù)是采樣定理，即先對一個完整周期的正弦波進行N點采樣,，然后把采樣點存儲在ROM中構成一個查找表,，頻率合成時，相位累加器在參考時鐘的作用下控制ROM中數(shù)據(jù)的輸出,。ROM的輸出經(jīng)過D/A轉(zhuǎn)換,，將一個階梯化的信號(即采樣信號)通過一個理想的低通濾波器，就得到符合要求的模擬信號,。
    DDS的基本結(jié)構如圖1所示,，主要由相位累加器、相位調(diào)制器,、波形ROM查找表,、DAC和低通濾波器(LPF)構成。其中相位累加器,、相位調(diào)制器,、波形ROM查找表是DDS結(jié)構中的數(shù)字部分,，由于具有數(shù)控頻率合成的功能，又合稱為NCO(Numerically Controlled Oscillators),。

2 DDS波形發(fā)生器的系統(tǒng)設計
    本系統(tǒng)分為軟件設計和硬件設計兩部分,，軟件部分主要是基于FPGA的程序設計，硬件部分包括D/A轉(zhuǎn)換和低通濾波器設計,。
2.1 VHDL程序設計
2.1.1 定制波形數(shù)據(jù)文件
    在設計DDS信號源之前,，先建立一個儲存波形數(shù)據(jù)的ROM，儲存波形數(shù)據(jù)文件有.mif和.hex兩種格式,。.mif和.hex格式的文件可以用Quartuas II建立,，也可以用Quartuas II以外的編輯器設計，如MATLAB,、C語言等,。本系統(tǒng)的ROM文件一個周期有1 024個點的正弦波數(shù)據(jù)、10 bit地址線和10 bit數(shù)據(jù)線,。

2.2 相關電路設計
2.2.1 D/A轉(zhuǎn)換電路
    位于波形輸出ROM后的D/A單元,，是將數(shù)字量形式的波形幅值轉(zhuǎn)換成所要求的合成頻率的模擬量形式信號[4]。由于儲存波形的ROM具有10 bit的輸出,，所以采用10 bit的DAC將FPGA輸出的數(shù)字信號轉(zhuǎn)換成模擬信號,。本系統(tǒng)采用ADI公司的10 bit COMS數(shù)模轉(zhuǎn)換芯片AD5432，AD5432的驅(qū)動電壓為3 V~5.5 V,，具有50 MHz的串行接口,、10 MHz的乘法帶寬、2.5 MS/s的更新速率,，采用±10 V的參考輸入,，輸出為電流[5]。
2.2.2 濾波電路
    經(jīng)由DAC的輸出信號實際上是階梯模擬信號, 需利用低通濾波器濾除波形的雜波,，并進行平滑處理,。由于本系統(tǒng)的最高輸出頻率為10 MHz，所以選取的低通濾波器的截止頻率也應為10 MHz,。為了減少系統(tǒng)體積,，節(jié)省設計時間，提高系統(tǒng)的可靠性,，本系統(tǒng)選用凌特公司LT6600-10低通濾波器。LT6600-10內(nèi)集成了一個全差分放大器和一個近似于切比雪夫響應的四階10 MHz低通濾波器,，差分增益由兩個外部電阻設置[6],，其基本連接方式如圖3所示。

3 實驗仿真與分析
    實驗中所用的FPGA芯片為Altera公司的Cyclone III系列,，Cyclone III是Altera公司的首款65 nm低成本FPGA,，含有5 K～120 K邏輯單元(LE),，288個數(shù)字信號處理(DSP)乘法器，存儲器達到4 Mbit,。Cyclone III系列比前一代產(chǎn)品每邏輯單元成本降低20%,，使設計人員能夠更多地在成本敏感的應用中使用FPGA。系統(tǒng)所用的測試頻率(參考頻率)為50 MHz,，調(diào)試好系統(tǒng),，使系統(tǒng)的輸出從1 kHz~10 MHz遞增，并改變輸出波形的相位,，輸出波形的相位變化范圍為0°~360°,。經(jīng)示波器測試，系統(tǒng)的輸出波形形狀良好,，輸出波形的實測頻率與理論計算值的絕對誤差小于0.1%,，滿足設計要求，有較好的實用價值,。圖4為實驗的輸出波形,。

    產(chǎn)生測試信號的儀器統(tǒng)稱為信號源，也稱為信號發(fā)生器,，它用于產(chǎn)生被測電路所需特定參數(shù)的電測試信號,。信號發(fā)生器用途非常廣泛，科學實驗,、產(chǎn)品研發(fā),、生產(chǎn)維修、IC芯片測試中都能見到它的身影,，目前市場上大部分信號發(fā)生器多采用DDS頻率直接合成技術,。盡管基于FPGA的DDS信號發(fā)生器應用廣泛，較傳統(tǒng)的信號源有許多優(yōu)點,，但是由于DDS數(shù)字化實現(xiàn)的固有特點,決定了其輸出頻譜雜散較大,，又由于DDS內(nèi)部DAC和ROM的工作速度的限制，使得DDS信號源的最高輸出頻率受限[7],。不過,，隨著DDS技術的不斷完善和發(fā)展，其頻譜雜散,、最高輸出頻率的性能指標將得到優(yōu)化,，未來將有越來越多的信號發(fā)生器采用DDS技術，所以說對DDS進行研究具有很好的現(xiàn)實意義,。
參考文獻
[1] 張濤,，陳亮.現(xiàn)代DDS的研究進展與概述[J].電子科技，2008,，21(3)：73-78.
[2] 潘志浪.基于FPGA的DDS信號源的設計[D].武漢：武漢理工大學,，2007.
[3] Analog Devices,，Inc.AD9913 data sheet(Rev A)[A].2010.
[4] 潘松，黃繼業(yè).EDA技術VHDL（第2版）[M].北京：清華大學出版社,，2007：244-250.
[5] Analog Devices,，Inc.AD5432 data sheet(Rev C)[A].2009.
[6] Linear Technology Corporation.LT6600-10 data sheet[A].2002.
[7] 高士友，胡學深,，杜興莉,，等.基于FPGA的DDS信號發(fā)生器設計[J].現(xiàn)代電子技術，2009(16)：35-40.