《電子技術(shù)應(yīng)用》
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導(dǎo)彈角速度編碼器組合測(cè)試系統(tǒng)信號(hào)源設(shè)計(jì)
來(lái)源:電子技術(shù)應(yīng)用2013年第2期
靖 朋,,王和明,,張景偉
空軍工程大學(xué) 防空反導(dǎo)學(xué)院,,陜西 西安710000
摘要: 基于計(jì)算機(jī)串行通信總線,在單片機(jī)的控制下使用一片F(xiàn)PGA芯片控制DDS模塊完成了信號(hào)源的設(shè)計(jì),,同時(shí)控制DDS芯片AD9959完成任意波形的產(chǎn)生以作為備用的信號(hào)源?;赒uartusII 7.2軟件環(huán)境和VHDL語(yǔ)言完成了軟件程序的設(shè)計(jì),。仿真和試驗(yàn)表明,該信號(hào)源穩(wěn)定性好,,信號(hào)精度及分辨率高,,頻率、相位,、幅度可靈活調(diào)整,,具有很好的通用性,能夠滿足角速度編碼器組合測(cè)試系統(tǒng)的性能指標(biāo)和技術(shù)要求,,具有很好的應(yīng)用價(jià)值,。
關(guān)鍵詞: FPGA DDS AD9959 信號(hào)源
中圖分類號(hào): TN791
文獻(xiàn)標(biāo)識(shí)碼: A
文章編號(hào): 0258-7998(2013)02-0036-03
Design on signal source of certain missile angle-speed combination coder
Jing Peng,Wang Heming,,Zhang Jingwei
School of Air and Defense, Air Force Engineering University,,Xi′an 710000,China
Abstract: Under the control of the SCM and one FPGA chip, the signal source is designed on a DDS module based on computer serial communication bus. At the same time, a spare signal source based on the chip AD9959 is designed. The software program of signal source is designed with VHDL language in QuartusII 7.2. The simulation and experiment show that the output signal has a good stability, a high resolution and accuracy. The frequency, amplitude and offset of the signal are flexible and adjustable, too. The signal source can meet the technical requirements and performance index of the certain missile angle-speed combination coder. It has a good application value.
Key words : FPGA,;DDS,;AD9959;signal source

    信號(hào)源是導(dǎo)彈測(cè)試設(shè)備的重要組成部分,,它能模擬部件發(fā)出各種激勵(lì)信號(hào)以檢查測(cè)試部件,,同時(shí)還能與其他設(shè)備儀器模擬整個(gè)部件輸出,以檢查地面綜合測(cè)試設(shè)備是否正常工作[1],。角速度編碼器組合是導(dǎo)彈武器設(shè)備的重要組成部件[2],,在完成對(duì)它的測(cè)試任務(wù)時(shí),信號(hào)源的設(shè)計(jì)是其中一個(gè)關(guān)鍵的部分,。信號(hào)源模塊能夠產(chǎn)生符合角速度編碼器組合要求的中頻信號(hào),、視頻信號(hào)和其他波形信號(hào),。

    本文基于計(jì)算機(jī)串行通信總線,在單片機(jī)的控制下使用一片FPGA芯片實(shí)現(xiàn)了幅度,、相位,、頻率均可調(diào)的任意波形發(fā)生器。
1 信號(hào)源模塊總體結(jié)構(gòu)
    整個(gè)信號(hào)源模塊的總體結(jié)構(gòu)如圖1所示,。首先通過(guò)總控制器選擇信號(hào)波形種類,,并設(shè)定其參數(shù)。然后通過(guò)計(jì)算機(jī)串行通信接口將波形參數(shù)信息發(fā)送給單片機(jī)芯片,,單片機(jī)將這些指令轉(zhuǎn)化為控制代碼,,分別控制D/A轉(zhuǎn)換器、驅(qū)動(dòng)放大電路,,進(jìn)而產(chǎn)生視頻脈沖,;同時(shí)控制FPGA,進(jìn)而實(shí)現(xiàn)對(duì)DDS的控制,,再通過(guò)D/A轉(zhuǎn)換電路,、放大電路和低通濾波器LPF產(chǎn)生系統(tǒng)需要的任意波形。

    該信號(hào)源是在串行通信總線控制下設(shè)計(jì)的,,整個(gè)系統(tǒng)硬件主要由主控制器,、單片機(jī)、FPGA,、DDS,、D/A轉(zhuǎn)換電路、信號(hào)放大電路和低通濾波器組成,。其主要模塊功能如下:
    (1)總控制器:即主控計(jì)算機(jī),,測(cè)試系統(tǒng)選用的是工控機(jī),其性能較為穩(wěn)定,、堅(jiān)固,,且抗干擾性能好。
    (2)單片機(jī):選擇AT89S51單片機(jī),,單片機(jī)與總控制器之間通過(guò)串行通信總線RS232進(jìn)行通信,。
    (3)FPGA芯片:主要實(shí)現(xiàn)與單片機(jī)之間的通信以及對(duì)DDS的邏輯控制,它是信號(hào)源模塊的核心,。本系統(tǒng)中FPGA選用的是Altera公司Cyclone Ⅱ系列的EP2C8Q208,,它具有豐富的接口和內(nèi)部邏輯資源,滿足系統(tǒng)設(shè)計(jì)的要求,。
    (4)DDS芯片:選用一款性能優(yōu)異的DDS芯片AD9959,,它主要有以下幾個(gè)特點(diǎn):4路同步輸出通道,各通道具有獨(dú)立的頻率,、相位,、幅度控制功能,;超強(qiáng)的通道之間隔離度(>65 dB);16級(jí)的頻率,、相位,、幅度調(diào)制能力;可通過(guò)硬件,、軟件控制節(jié)電模式,。
    (5)DDS模塊:根據(jù)角速度編碼器組合測(cè)試系統(tǒng)的需求,設(shè)計(jì)了一個(gè)采用改進(jìn)型DDS結(jié)構(gòu)的正交信號(hào)發(fā)生器,,用來(lái)輸出一組完全正交的信號(hào),,便于進(jìn)行正交調(diào)制。
    (6)A/D轉(zhuǎn)換器:選用一款單芯片,、12 bit,、40 MS/s A/D轉(zhuǎn)換器AD9224,它采用單電源(+5 V)供電,,內(nèi)置一個(gè)片內(nèi)高性能采樣放大器和基準(zhǔn)電壓源。
    此外,,為了得到高質(zhì)量的信號(hào),,一般采用低通濾波器濾除信號(hào)中附加的一些雜散和諧波成分。
2 信號(hào)源模塊設(shè)計(jì)與實(shí)現(xiàn)
2.1 DDS的FPGA實(shí)現(xiàn)
2.1.1 DDS模塊設(shè)計(jì)

    根據(jù)本系統(tǒng)所產(chǎn)生激勵(lì)信號(hào)的要求,,設(shè)計(jì)了一個(gè)正交信號(hào)發(fā)生器,,即能同時(shí)產(chǎn)生正弦和余弦輸出的信號(hào)發(fā)生器,其兩路輸出是正交的,,且具有很好的可移植性,。所設(shè)計(jì)的DDS模塊如圖2所示。

   

    (4)相位控制字:用于改變輸出信號(hào)的相位參數(shù)(相移),。相位累加器后的加法器為相位調(diào)制器,,相位字輸入(含同步寄存器)可以改用偽隨機(jī)序列信號(hào)發(fā)生器,以減小由于數(shù)據(jù)位的截?cái)喽斐傻南辔皇д?。如果是單路信?hào),,去掉一路ROM和DAC即可,因此具有很好的通用性,。
    (5)幅度控制字:用于改變輸出信號(hào)的幅度,。幅度控制字的值即為輸出信號(hào)幅度的衰減倍數(shù)。
    (6)頻率輸入字:用來(lái)控制輸出信號(hào)的頻率大小,,相位輸入字用于調(diào)節(jié)輸出信號(hào)的相位參數(shù),,而輸出信號(hào)幅度可以通過(guò)在ROM查找表之后、DAC之前放置一個(gè)乘法器模塊進(jìn)行調(diào)節(jié),。
2.1.2 FPGA的內(nèi)部邏輯電路設(shè)計(jì)與仿真驗(yàn)證
    基于Altera公司的QuartusII 7.2軟件環(huán)境,,使用VHDL對(duì)DDS的FPGA實(shí)現(xiàn)進(jìn)行設(shè)計(jì),。圖3是FPGA實(shí)現(xiàn)DDS模塊的頂層結(jié)構(gòu)圖,整個(gè)DDS模塊主要由鎖相環(huán)(PLL),、相位累加器,、相位調(diào)制器、衰減器和ROM這幾個(gè)小模塊組成,。圖4是FPGA控制DDS模塊產(chǎn)生正,、余弦波的仿真結(jié)果。其中,,clk是系統(tǒng)的時(shí)鐘,,fword是頻率控制字,pword是12 bit相位輸入字,,fword是32 bit頻率輸入字,,address是ROM的地址。ROM的輸入地址為12 bit,,輸出的數(shù)據(jù)也為12 bit,,輸出的數(shù)據(jù)是信號(hào)源波形的幅度參數(shù)。

    通過(guò)QuartusII 7.2軟件對(duì)FPGA內(nèi)部邏輯電路進(jìn)行仿真驗(yàn)證,,并將輸出波形用模擬形式表示出來(lái),,仿真結(jié)果如圖4所示。其中,,pword是相位控制字,;pout是沒(méi)有經(jīng)過(guò)相位調(diào)制器(即頂層結(jié)構(gòu)中adder12b和reg12b子模塊),直接將相位累加器輸出數(shù)據(jù)(32 bit)的高12位dout[31..20]作為ROM的地址,,從而得出來(lái)的正弦波形,;fout是輸出的正弦波形,fout1是輸出的余弦波形,,fout與fout1是一組正交信號(hào),。頻率控制字用來(lái)控制輸出波形的頻率,相位控制字用來(lái)控制輸出波形的初始相位,。
    為了滿足被測(cè)組合實(shí)際輸入信號(hào)的要求,,系統(tǒng)在圖3所示電路的基礎(chǔ)上設(shè)計(jì)了一個(gè)用于控制頻率控制字、相位控制字和幅度控制字大小變化的模塊,。此外,,系統(tǒng)還會(huì)對(duì)輸出信號(hào)頻率、相位和幅度進(jìn)行檢測(cè),,如果頻率值或幅度值高于或者低于預(yù)定的值,,則需要總控制器對(duì)其進(jìn)行處理。
    在QuartusII 7.2軟件中對(duì)DDS模塊頂層結(jié)構(gòu)中的ROM數(shù)據(jù)進(jìn)行更新,,分別儲(chǔ)存三角波和鋸齒波等波形參數(shù)數(shù)據(jù),,就可以實(shí)現(xiàn)FPGA控制DDS模塊任意波形,。
2.2 FPGA控制AD9959實(shí)現(xiàn)波形輸出
    角速度編碼器組合是導(dǎo)彈彈上設(shè)備的重要組成部分,其狀態(tài)直接影響到導(dǎo)彈的性能,,針對(duì)它的測(cè)試系統(tǒng)設(shè)計(jì)必須保證高度的可靠性,,以確保沒(méi)有意外情況發(fā)生。因此,,本系統(tǒng)設(shè)計(jì)中使用FPGA控制AD9959芯片產(chǎn)生4路信號(hào)當(dāng)作備用的信號(hào)源,。AD9959采用SPI串行接口與FPGA進(jìn)行通信。按照AD9959芯片的工作時(shí)序圖給SPI口依次寫入控制字,,然后輸出的信號(hào)再通過(guò)信號(hào)調(diào)理電路(主要是信號(hào)放大電路和低通濾波器)便可以產(chǎn)生所需要的4路頻率信號(hào)波形,。
2.3 視頻脈沖的產(chǎn)生
    視頻脈沖信號(hào)是本系統(tǒng)的開關(guān)信號(hào)。隨著計(jì)算機(jī)技術(shù)的發(fā)展及模/數(shù)轉(zhuǎn)換產(chǎn)品性能的不斷提升,,實(shí)現(xiàn)高精度可控的視頻脈沖信號(hào)變得十分容易,。系統(tǒng)產(chǎn)生視頻脈沖信號(hào)的原理如圖1所示。具體工作過(guò)程是:?jiǎn)纹瑱C(jī)通過(guò)串行通信接口接收總控制器的控制指令,,然后將其轉(zhuǎn)化為控制代碼,,再經(jīng)過(guò)12 bit D/A轉(zhuǎn)換器AD9224轉(zhuǎn)化為數(shù)字信號(hào),此信號(hào)經(jīng)過(guò)驅(qū)動(dòng)放大電路放大后便可以得到所需要的視頻脈沖信號(hào),。
2.4 DAC電路及信號(hào)調(diào)理電路設(shè)計(jì)
    D/A轉(zhuǎn)換器的作用是把合成的信號(hào)波形數(shù)字量轉(zhuǎn)化成模擬量,。D/A轉(zhuǎn)換器的分辨率越高,輸出波形的精度越高,。隨著量化精度的增加,頻譜中雜波的幅度也就相應(yīng)降低[3],。本系統(tǒng)使用12 bit分辨率的高精度D/A芯片AD9752和集成運(yùn)放芯片LM6261實(shí)現(xiàn)DAC電路及信號(hào)調(diào)理電路的設(shè)計(jì),,通過(guò)改變信號(hào)調(diào)理電路中電位器的大小即可調(diào)整輸出電壓的峰峰值。
2.5 FPGA與單片機(jī)之間的通信
    FPGA與單片機(jī)之間的通信方式一般有總線方式與獨(dú)立方式兩種,。AT89C51單片機(jī)具有很強(qiáng)的外部總線擴(kuò)展能力,,利用片外控制、數(shù)據(jù)和地址三總線結(jié)構(gòu)能夠很容易地實(shí)現(xiàn)單片機(jī)與FPGA之間的總線接口設(shè)計(jì),。而且,,單片機(jī)與FPGA之間以總線方式進(jìn)行通信有如下優(yōu)點(diǎn):節(jié)省FPGA芯片的I/O口;單片機(jī)編程簡(jiǎn)捷,,控制可靠,;在FPGA中通過(guò)邏輯切換,單片機(jī)易于與SRAM或ROM接口[4],。此外,,單片機(jī)與FPGA以總線方式進(jìn)行數(shù)據(jù)通信時(shí),其通信工作時(shí)序是純硬件行為,,速度要比獨(dú)立方式快得多,。因此,,本系統(tǒng)采用總線方式實(shí)現(xiàn)單片機(jī)與FPGA之間的通信。

 


    本設(shè)計(jì)在單片機(jī)的控制下,,基于FPGA和DDS模塊實(shí)現(xiàn)了任意波形的產(chǎn)生,,且輸出信號(hào)的頻率、幅度,、相位均可通過(guò)總控制器軟件由用戶進(jìn)行調(diào)整,。當(dāng)輸出波形需要改變時(shí),只需改變存儲(chǔ)波形參數(shù)的ROM數(shù)據(jù),,就可以靈活地控制任意波形的輸出,。通過(guò)仿真驗(yàn)證了信號(hào)源的可實(shí)現(xiàn)性,本信號(hào)源的輸出信號(hào)頻率穩(wěn)定性高,,相位和幅度連續(xù)可調(diào),,頻率轉(zhuǎn)換速度快,符合導(dǎo)彈角速度編碼器組合測(cè)試系統(tǒng)的設(shè)計(jì)要求,,具有很好的應(yīng)用價(jià)值,。
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