現(xiàn)代有線,、無線通信的迅猛發(fā)展,，對(duì)作為通信系統(tǒng)核心部件的數(shù)模轉(zhuǎn)化器(DAC)提出了越來越高的要求。應(yīng)用在通信領(lǐng)域的DAC通常要求其量化精度高于10 bit,，采樣速率超過100 MS/s[1-3],。例如10GBASE-T以太網(wǎng)標(biāo)準(zhǔn)要求其系統(tǒng)中的DAC工作采樣率為1.6 GS/s，并且直到400 MHz頻率時(shí)IMD都要低于-70 dB[1],。

    本文基于TMSC 0.18 μm CMOS工藝,，采用6-6分段的電流舵結(jié)構(gòu)，設(shè)計(jì)了一種12位500 MS/s的DAC,。
1 DAC系統(tǒng)架構(gòu)與設(shè)計(jì)
    電流舵DAC可分為二進(jìn)制編碼型,、溫度計(jì)編碼型和分段型三種。二進(jìn)制編碼型DAC無須編碼電路,，電流源陣列可直接由輸入碼字控制,，因而具有面積小的優(yōu)點(diǎn)，但其劣勢(shì)在于DAC的單調(diào)性得不到保證,，且DAC的差分非線性（DNL）和毛刺比較大,；溫度計(jì)編碼型的相鄰碼字間只有一個(gè)電流源被切換，因此DAC的單調(diào)性,、DNL和毛刺方面的性能得到了保證,，但其代價(jià)是大規(guī)模的編碼電路；分段型DAC結(jié)合了二進(jìn)制編碼型DAC面積小和溫度計(jì)編碼型DAC單調(diào)性好,、毛刺小等優(yōu)點(diǎn),，得到了廣泛的應(yīng)用[1-3]。
    本文設(shè)計(jì)的DAC采用6-6分段的電流舵結(jié)構(gòu),，在面積和性能之間折中,。輸出電流滿幅為20 mA，采用差分輸出的PMOS結(jié)構(gòu),，輸出負(fù)載為50 Ω,。DAC由輸入同步電路,、譯碼器和延時(shí)電路、同步與開關(guān)驅(qū)動(dòng)電路,、電流源陣列和帶隙基準(zhǔn)電路等單元組成,，如圖1所示。12 bit數(shù)字信號(hào)經(jīng)過同步電路處理后,，高6位經(jīng)過二進(jìn)制-溫度計(jì)譯碼器,、低6位經(jīng)過延時(shí)電路后送入同步及開關(guān)驅(qū)動(dòng)電路，對(duì)開關(guān)的控制信號(hào)進(jìn)行同步處理,，并調(diào)節(jié)其電壓交叉點(diǎn),，最后控制電流源陣列的輸出電流。

2 電路設(shè)計(jì)
    本文設(shè)計(jì)的DAC采用內(nèi)置帶隙基準(zhǔn)模塊產(chǎn)生基準(zhǔn)電壓,，基準(zhǔn)電壓和片外電阻一起產(chǎn)生基準(zhǔn)電流,。DAC電路模型如圖2所示。

 
2.2 開關(guān)驅(qū)動(dòng)電路的設(shè)計(jì)
    在開關(guān)控制信號(hào)SW,、SWb的電平切換過程中,，電流源的漏端電壓會(huì)出現(xiàn)抖動(dòng)。對(duì)PMOS電流源而言,，當(dāng)SW和SWb的電壓交叉點(diǎn)在數(shù)字電源和地的中點(diǎn)電壓 (Vdd+Vss)/2時(shí),，甚至?xí)霈F(xiàn)M3a和M3b同時(shí)關(guān)斷的情況，極大地增大了DAC的毛刺,，降低了DAC的動(dòng)態(tài)特性[7],。在M1的漏端疊加一層M2構(gòu)成共源共柵電流源，一方面可以提高電流源的輸出阻抗,，另一方面可以降低電流源漏端電壓Vnode抖動(dòng)對(duì)電流的影響,。此外，還需要調(diào)節(jié)開關(guān)控制信號(hào)的電壓交叉點(diǎn),。本文中所采用的開關(guān)驅(qū)動(dòng)電路如圖4所示[2,，3，7],，clk信號(hào)的加入起到對(duì)開關(guān)控制信號(hào)的同步作用。該驅(qū)動(dòng)電路中,，鎖存器的下降沿滯后于上升沿,，經(jīng)過反相器后形成上升沿滯后于下降沿的控制信號(hào)SW和SWb，產(chǎn)生低于(Vdd+Vss)/2的電壓交叉點(diǎn),。

3 電路仿真及測(cè)試結(jié)果
    本文設(shè)計(jì)的DAC基于TSMC 0.18 μm CMOS工藝模型,，采用3.3 V模擬電源電壓、1.8 V數(shù)字電源電壓,。在500 MS/s的采樣率下,，利用Cadence Spectre對(duì)DAC在不同輸入信號(hào)頻率時(shí)的SFDR進(jìn)行了仿真,。對(duì)DAC輸出電壓的瞬態(tài)波形進(jìn)行4 096點(diǎn)離散傅里葉分析(采樣率500 MS/s，差分負(fù)載50 Ω,，滿幅輸出電流20 mA),，不同輸出頻率下的SFDR結(jié)果如表2所示。圖5和圖6所示分別是采樣率為500 MS/s,、輸入70 MHz和240 MHz正弦信號(hào)時(shí)對(duì)DAC差分輸出進(jìn)行4 096點(diǎn)DFT分析得到的頻譜分析結(jié)果,。

    本文基于TSMC 0.18 μm CMOS工藝，設(shè)計(jì)了一種分段式電流舵結(jié)構(gòu)的12位500 MS/s的D/A轉(zhuǎn)換器,。仿真結(jié)果顯示,，該DAC具有良好的頻域性能，在奈奎斯特頻率范圍內(nèi)SFDR均高于77 dBc,，適用于通信系統(tǒng)中的應(yīng)用需求,。
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