Mentor Graphics 公司（納斯達克代碼：MENT）日前宣布其解決方案已由臺積電使用真正3D堆疊測試方法進行了驗證,，可用于臺積電3D-IC參考流程,。該流程將對硅中介層產(chǎn)品的支持擴展到也支持基于TSV的,、堆疊的die設(shè)計。具體的Mentor®貢獻包括：金屬布線和凹凸實施功能,、多芯片物理驗證與連通性檢查,、芯片界面與TSV寄生參數(shù)提取、熱學(xué)模擬和全面的封裝前及封裝后測試,。

    Mentor Graphics®的臺積電3D-IC流程對Mentor整個IC產(chǎn)品系列進行了多項改善,。Olympus-SoC™布局與布線系統(tǒng)是基于硅中介層和基于TSV設(shè)計的3D-IC物理設(shè)計座艙，并支持跨die凸凹映射和檢查,；TSV,、微凸凹與背面金屬布線；銅柱凸凹實施,。

    Pyxis® IC Station定制版圖產(chǎn)品提供支持TSV設(shè)計流程的驅(qū)動原理圖,。它還支持直角及45度再分布層（RDL）布線。對臺積電3D-IC流程的特殊改善還包括對凸凹文件導(dǎo)入過程的改進,。

    無論設(shè)計師工作于定制還是數(shù)字設(shè)計座艙,，Calibre® nmDRC™和Calibre nmLVS™產(chǎn)品均可提供die間設(shè)計規(guī)則和版圖對照原理圖檢查，包括IO對齊精確性驗證和使用DEF或GDS輸入進行雙面凸凹連接性檢查,。Calibre xRC™和Calibre xACT™產(chǎn)品針對背面布線及以DEF或GDS格式定義的單面或雙面凸凹提取寄生參數(shù)。它們還進行TSV到TSV的耦合提取,，從而推動靜態(tài)時序分析和SPICE模擬,，并生成用于多die寄生模型的TSV等效子電路。

    在測試區(qū)域,，Mentor Tessent® MemoryBIST產(chǎn)品支持對堆疊的Wide IO DRAM die進行測試,，而Tessent TestKompress®提供從die到堆棧級壓縮和未壓縮測試圖案的圖案轉(zhuǎn)換,。Tessent IJTAG還支持對按IEEE 1149.1包裝的die及1500式測試外殼進行的3D互連測試,。

    為應(yīng)對3D-IC設(shè)計固有的發(fā)熱問題,，Mentor FloTHERM®產(chǎn)品提供die和3D組件的靜態(tài)及瞬時熱學(xué)模型，并可結(jié)合Calibre RVE™與Calibre DESIGNrev™產(chǎn)品,，提供die和封裝級溫度顯示,。

    “與Mentor在3D-IC上的深度協(xié)作，為我們共同的客戶帶來了一個全面的解決方案,，”臺積電公司設(shè)計基礎(chǔ)架構(gòu)營銷事業(yè)部高級主管Suk Lee說,。“拓展Mentor產(chǎn)品使其包含真正3D堆疊，使我們的客戶能更靈活地選擇不同的尺度,，并使他們在變更方法時更順暢,。”

    “它全面支持從物理設(shè)計到熱學(xué)分析、驗證,、提取及測試的完整3D-IC流程,，而無需對現(xiàn)有開發(fā)過程進行重大中斷，為客戶使用3D-IC技術(shù)鋪平了道路,，”Mentor Graphics公司副總裁兼Design-to-Silicon總經(jīng)理Joseph Sawicki說,。“設(shè)計師在尺度方面可以繼續(xù)關(guān)注于性能和成本目標(biāo)，而無需承擔(dān)不熟悉的方法和工具的風(fēng)險,。”

關(guān)于Mentor Graphics

Mentor Graphics公司是電子硬件和軟件設(shè)計解決方案的全球領(lǐng)導(dǎo)者,，為世界上最成功的電子、半導(dǎo)體和系統(tǒng)公司提供優(yōu)質(zhì)產(chǎn)品,、咨詢服務(wù)和支持,。公司成立于1981年，在剛過去的會計年度里的總收入約為10.15億美元,。公司總部地址：8005 S.W. Boeckman Road, Wilsonville, Oregon 97070-7777,。全球網(wǎng)站：http://www.mentor.com。