《電子技術(shù)應(yīng)用》
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無(wú)線傳感器網(wǎng)絡(luò)MAC層通信芯片設(shè)計(jì)
2015年電子技術(shù)應(yīng)用第5期
白運(yùn)福,,謝艷冬,傅興華
貴州大學(xué) 大數(shù)據(jù)與信息工程學(xué)院,,貴州 貴陽(yáng)550025
摘要: 提出了應(yīng)用在無(wú)線傳感器網(wǎng)絡(luò)系統(tǒng)的MAC層通信芯片的ASIC設(shè)計(jì)方案,,基于IEEE 802.15.4競(jìng)爭(zhēng)型MAC協(xié)議,設(shè)計(jì)了內(nèi)嵌CSMA-CA算法控制器的MAC 收發(fā)模塊以及8位RISC CPU,,MAC 收發(fā)模塊的協(xié)處理器可以與RISC CPU進(jìn)行數(shù)據(jù)交互,。
中圖分類號(hào): TN43
文獻(xiàn)標(biāo)識(shí)碼: A
文章編號(hào): 0258-7998(2015)05-0057-03
Design of wireless sensor network MAC layer communication chip
Bai Yunfu,Xie Yandong,,F(xiàn)u Xinghua
College of Big Data and Information Engineering, Guizhou University, Guiyang 550025,,China
Abstract: This paper puts forward a ASIC design scheme of MAC layer communication chip, designs a MAC chip including a CSMA-CA algorithm controller embedded in a MAC transceiver chip module based on the competitive IEEE 802.15.4 MAC protocol and a 8 bit RISC CPU, on which the MAC transceiver chip module can exchange date with the RISC CPU. Based on the ASIC flow, this paper completes the chip design of architecture, RTL coding, verification, synthesis and physical design, and also generate the final chip layout by Encounter software.
Key words : wireless sensor network;MAC,;ASIC,;IEEE 802.15.4;CSMA-CA

    

0 引言

    無(wú)線傳感器網(wǎng)絡(luò)是結(jié)合了傳感器應(yīng)用、無(wú)線局域網(wǎng),、大數(shù)據(jù)快速處理等技術(shù)的新興無(wú)線信息網(wǎng)絡(luò),,基于某種特定的無(wú)線網(wǎng)絡(luò)協(xié)議,快速建立數(shù)據(jù)傳輸?shù)臒o(wú)線網(wǎng)絡(luò)[1],。由于無(wú)線傳感器網(wǎng)絡(luò)的應(yīng)用價(jià)值和芯片設(shè)計(jì)技術(shù)的發(fā)展,,關(guān)于無(wú)線傳感器網(wǎng)絡(luò)的專屬控制芯片設(shè)計(jì)的研究應(yīng)運(yùn)而生。

    IEEE 802.15.4 是一種低功耗低速率的無(wú)線局域網(wǎng)協(xié)議,,定義了物理層(PHY層)和介質(zhì)訪問(wèn)控制層(MAC層),。MAC層主要是為上層訪問(wèn)信道提供服務(wù)接口,并且通過(guò)SAP控制PHY層的無(wú)線數(shù)據(jù)收發(fā)[2],。本文基于IEEE 802.15.4 MAC協(xié)議,,提出了無(wú)線傳感器網(wǎng)絡(luò)MAC層的ASIC設(shè)計(jì)方案。

    本文的芯片設(shè)計(jì)能基本實(shí)現(xiàn)MAC層協(xié)議的功能,,設(shè)計(jì)了內(nèi)嵌CSMA-CA算法控制器的MAC收發(fā)部分和8位RISC CPU,。M收發(fā)芯片部分可以和RISC CPU進(jìn)行數(shù)據(jù)交互,其內(nèi)嵌的CSMA-CA算法控制器實(shí)現(xiàn)競(jìng)爭(zhēng)信道機(jī)制組建無(wú)線網(wǎng)絡(luò),,單獨(dú)的CPU設(shè)計(jì)可以更好地實(shí)現(xiàn)無(wú)線傳感器網(wǎng)絡(luò)的數(shù)據(jù)處理功能,。

1 芯片整體設(shè)計(jì)方案

    芯片整體設(shè)計(jì)框架如圖1所示,整個(gè)芯片從功能上分為五部分:發(fā)送部分,、接收部分,、精簡(jiǎn)指令CPU、協(xié)調(diào)器和SPI接口,。協(xié)調(diào)器使能控制發(fā)送狀態(tài)機(jī)和接收狀態(tài)機(jī),,通過(guò)協(xié)調(diào)器指令集運(yùn)行CSMA-CA算法,實(shí)現(xiàn)信道競(jìng)爭(zhēng)訪問(wèn)機(jī)制,。CPU基于哈佛架構(gòu)的RISC精簡(jiǎn)指令集設(shè)計(jì),,可通過(guò)SPI總線進(jìn)行數(shù)據(jù)交互。

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    數(shù)據(jù)發(fā)送部分主要包括發(fā)送狀態(tài)機(jī),、發(fā)送FIFO,、發(fā)送數(shù)據(jù)仲裁、CRC校驗(yàn)計(jì)算,、發(fā)送計(jì)數(shù)等,,數(shù)據(jù)發(fā)送時(shí)需要建立符合IEEE 802.15.4 協(xié)議格式的數(shù)據(jù)幀,發(fā)送數(shù)據(jù)仲裁避免發(fā)送數(shù)據(jù)沖突[3],。

    數(shù)據(jù)接收部分主要包括接收狀態(tài)機(jī),、地址比較器、接收計(jì)數(shù)器,、幀解析,、幀起始檢測(cè)、接收FIFO、接收數(shù)據(jù)通路,、CRC校驗(yàn)。協(xié)調(diào)器發(fā)送接收使能給接收狀態(tài)機(jī),,地址比較器,、接收計(jì)數(shù)器、幀起始檢測(cè),、接收幀解析等功能模塊協(xié)調(diào)作用,,根據(jù)協(xié)議格式順序存入接收FIFO[4]。

2 邏輯設(shè)計(jì)與仿真

2.1 RISC CPU邏輯設(shè)計(jì)

    考慮芯片設(shè)計(jì)成本和設(shè)計(jì)周期,,本文的CPU采用簡(jiǎn)單的總線架構(gòu),,控制器指令和數(shù)據(jù)通路的數(shù)據(jù)都是從總線獲得?;?位數(shù)據(jù)線和12位地址線獨(dú)立分離的哈佛架構(gòu),,數(shù)據(jù)線和地址線獨(dú)立運(yùn)行簡(jiǎn)化了芯片邏輯結(jié)構(gòu)。CPU設(shè)計(jì)主要包括ALU算術(shù)邏輯單元,、存儲(chǔ)器,、指令譯碼器、寄存器等子模塊,,指令集包括九條基本運(yùn)算指令,。本文使用Mentor公司的ModelSim軟件進(jìn)行仿真驗(yàn)證,圖2為RISC CPU頂層仿真波形,。

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2.2 MAC層邏輯設(shè)計(jì)

    本文的MAC層設(shè)計(jì)主要包括發(fā)送部分,、接收部分和協(xié)調(diào)器。發(fā)送部分的功能是將上層提供的數(shù)據(jù)進(jìn)行封裝之后通過(guò) PHY 芯片發(fā)送,,封裝是按照物理層的幀格式進(jìn)行的,,包括前導(dǎo)序列碼、起始分隔符,、幀長(zhǎng)度,、有效負(fù)載[5]。發(fā)送模塊的核心設(shè)計(jì)是發(fā)送狀態(tài)機(jī),,用來(lái)產(chǎn)生發(fā)送過(guò)程各子模塊的控制信號(hào),,發(fā)送狀態(tài)機(jī)的狀態(tài)流程圖如圖3所示。

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    接收部分的主要功能是完成接收來(lái)自PHY芯片的數(shù)據(jù)包,,并對(duì)數(shù)據(jù)包進(jìn)行解包,,包括前導(dǎo)碼序列和幀起始分隔符的檢測(cè)、地址解析,、CRC 校驗(yàn)以及將物理層的數(shù)據(jù)負(fù)載部分存儲(chǔ)在FIFO[6],。接收部分從邏輯上分析是發(fā)送部分的逆過(guò)程,接收發(fā)送狀態(tài)機(jī)的狀態(tài)流程圖如圖4所示。

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    協(xié)調(diào)器是MAC層通信的大腦,,通過(guò)使能控制MAC數(shù)據(jù)收發(fā),,內(nèi)嵌CSMA-CA算法控制器實(shí)現(xiàn)競(jìng)爭(zhēng)信道訪問(wèn)。由于本芯片單獨(dú)設(shè)計(jì)了CPU,,協(xié)調(diào)器主要包括單獨(dú)存儲(chǔ)協(xié)調(diào)器指令集的指令存儲(chǔ)器,、MAC計(jì)時(shí)器和產(chǎn)生控制信號(hào)的CSMA-CA算法控制器。協(xié)調(diào)器指令集只實(shí)現(xiàn)CSMA-CA算法,,與CPU的指令存儲(chǔ)器控制CPU讀寫不同,。

3 芯片ASIC設(shè)計(jì)流程

    ASIC是專用集成電路的簡(jiǎn)稱,是當(dāng)今流行的一種根據(jù)特殊市場(chǎng)需求定制設(shè)計(jì)的芯片設(shè)計(jì)技術(shù),。ASIC設(shè)計(jì)流程包括前端設(shè)計(jì)和后端設(shè)計(jì)兩個(gè)重要階段,,前端設(shè)計(jì)主要包括RTL代碼的編寫、仿真,、綜合以及靜態(tài)時(shí)序分析,,后端設(shè)計(jì)主要是把前端綜合產(chǎn)生的門級(jí)網(wǎng)表實(shí)現(xiàn)成物理版圖,并驗(yàn)證版圖是否滿足時(shí)序收斂和設(shè)計(jì)規(guī)則要求,。本芯片基于ASIC設(shè)計(jì)流程,,完成了架構(gòu)設(shè)計(jì)、RTL coding,、驗(yàn)證,、綜合、物理設(shè)計(jì),,并通過(guò)Encounter 生成了物理版圖,。

3.1 綜合

    綜合是芯片設(shè)計(jì)的重要步驟,是連接前端設(shè)計(jì)和后端設(shè)計(jì)的重要橋梁,。本設(shè)計(jì)采用中芯國(guó)際0.13 μm CMOS工藝庫(kù),,利用綜合工具Synopsys的DC把RTL代碼綜合成門級(jí)網(wǎng)表,門級(jí)網(wǎng)表是后端設(shè)計(jì)所需要的源文件,。DC首先讀入工藝庫(kù)lib,、SDC約束腳本等文件,然后進(jìn)行綜合優(yōu)化生成門級(jí)網(wǎng)表,。

3.2 MAC層邏輯設(shè)計(jì)

    綜合生成物理設(shè)計(jì)所需要的門級(jí)網(wǎng)表后,,使用物理設(shè)計(jì)軟件Encounter進(jìn)行芯片后端設(shè)計(jì)。后端物理設(shè)計(jì)主要包括布圖規(guī)劃與布局,、電源規(guī)劃,、插入時(shí)鐘樹(shù)、布線等,。電源規(guī)劃對(duì)于芯片后端設(shè)計(jì)至關(guān)重要,,良好的電源規(guī)劃可以為整塊芯片提供一個(gè)均勻的供電網(wǎng)格,。本芯片的局部電源網(wǎng)絡(luò)如圖5所示,VDD和VSS均勻地分布在芯片內(nèi)部,。

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    時(shí)鐘是芯片設(shè)計(jì)的核心,,一個(gè)好的時(shí)鐘樹(shù)決定了芯片時(shí)序收斂的難易程度和工作性能。布圖規(guī)劃與布局結(jié)束后即可進(jìn)行時(shí)鐘樹(shù)(clock tree)插入,,插入時(shí)鐘樹(shù)的目的是使芯片所有邏輯單元接收到的時(shí)鐘信號(hào)時(shí)間一致,,時(shí)序基本不存在偏差。芯片時(shí)鐘樹(shù)分布圖如圖6所示,。

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4 結(jié)論

    無(wú)線傳感器網(wǎng)絡(luò)作為新一代智能無(wú)線網(wǎng)絡(luò),已經(jīng)在智能家居,、醫(yī)療,、煤礦、國(guó)防等領(lǐng)域獲得廣泛應(yīng)用,。本文提出了基于IEEE 802.15.4協(xié)議的MAC層通信芯片的ASIC設(shè)計(jì)方案,,本方案低功耗且功能完備,具有科研與應(yīng)用雙重價(jià)值,。

參考文獻(xiàn)

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