0 引言

    數(shù)字下變頻技術(shù)(Digital Down Conversion,，DDC)是軟件無線電的關(guān)鍵技術(shù)之一，其主要功能是從高速寬帶信號(hào)中提取到基帶信號(hào),，同時(shí)對基帶信號(hào)進(jìn)行抽取和濾波,，降低信號(hào)速率,，以滿足后續(xù)模塊的實(shí)時(shí)處理^[1]。采用DDC技術(shù)的數(shù)字接收機(jī)被廣泛應(yīng)用于廣播電視,、移動(dòng)通信和無線電監(jiān)測等領(lǐng)域,。但是，隨著通信技術(shù)的發(fā)展,，傳統(tǒng)的DDC方案由于支持帶寬種類較為單一,，已經(jīng)無法滿足上述應(yīng)用領(lǐng)域的需求。帶寬可靈活改變的DDC成為了市場的需求方向,，在功能實(shí)現(xiàn)方面,，由于FPGA具有并行處理能力強(qiáng)、編程開發(fā)周期短,、靈活性好的特點(diǎn),，是目前實(shí)現(xiàn)數(shù)字下變頻很好的選擇。

1 數(shù)字下變頻的總體設(shè)計(jì)

    方案的總體結(jié)構(gòu)如圖1所示,，包括混頻部分和抽取濾波部分。

    信號(hào)下變頻的過程為：數(shù)字振蕩器(Numerical Controlled Oscillator,，NCO)產(chǎn)生正余弦本振信號(hào)與A/D轉(zhuǎn)換后的信號(hào)相乘進(jìn)行正交混頻,，把基帶信號(hào)搬移到零中頻處^[2]，然后采用積分梳狀濾波器(Cascaded Integrator-Comb,，CIC),、補(bǔ)償濾波器（Compensation FIR，CFIR）和半帶濾波器（Half-Band,，HB）對其進(jìn)行抽取濾波^[3],，F(xiàn)IR濾波器對抽取后的信號(hào)做整形濾波，最后輸出兩路基帶信號(hào)I(n)和Q(n),。

    抽取濾波器組包括2個(gè)CIC濾波器,、1個(gè)CFIR濾波器和3個(gè)HB濾波器，其結(jié)構(gòu)如圖2所示,，每個(gè)濾波器都設(shè)置了選擇開關(guān),，控制模塊可以對濾波器的個(gè)數(shù)進(jìn)行選擇，同時(shí)也可以配置每個(gè)濾波器的抽取率,，該設(shè)計(jì)通過對濾波器進(jìn)行合理的分組級(jí)聯(lián),，可以在滿足系統(tǒng)性能的前提下，有效降低濾波器的階數(shù),，更加高效地利用FPGA資源,。

2 數(shù)字下變頻各模塊的設(shè)計(jì)

2.1 混頻模塊的設(shè)計(jì)

    混頻模塊主要是由NCO和乘法器組成， NCO的功能是產(chǎn)生頻率可控的正余弦本振信號(hào),，然后與輸入信號(hào)相乘進(jìn)行混頻,。NCO的結(jié)構(gòu)如圖3所示，工作原理是：輸入的頻率控制字與當(dāng)前相位值不斷進(jìn)行累加計(jì)算新的相位值，然后在查找表中以該相位值為地址找出對應(yīng)的波形數(shù)據(jù)^[4],；NCO產(chǎn)生正弦波的初始頻率由頻率控制字決定,，初始相位由相位控制字決定。

    NCO輸出頻率由式(1)求得

其中,，F(xiàn)_clk為系統(tǒng)時(shí)鐘頻率,，F(xiàn)_cw為頻率控制字，F(xiàn)_out為NCO的輸出頻率,，N為累加器的位數(shù),。本文中F_clk=102.4 MHz，N=32,，參數(shù)控制模塊通過改變頻率控制字就可以改變輸出正余弦波的頻率,。

2.2 抽取濾波器組的設(shè)計(jì)

2.2.1 積分梳狀濾波器的設(shè)計(jì)

    CIC濾波器的沖激響應(yīng)可表示為：

其中，D為抽取因子,，從上式中可以看出CIC濾波器的結(jié)構(gòu)比較簡單,，系數(shù)只有1和0，即只包含加法器不包含乘法器,，所以占用資源較少,，處理速度快，CIC濾波器常用作DDC濾波器組的第一級(jí)^[6],。

    CIC濾波器是由積分器和梳狀濾波器組成,，單級(jí)CIC濾波器的阻帶衰減很小，約為13.4 dB,，滿足不了實(shí)際要求,。本設(shè)計(jì)中使用5級(jí)CIC濾波器進(jìn)行級(jí)聯(lián)，級(jí)聯(lián)之后濾波器具有67.3 dB的阻帶衰減^[4],，能夠滿足實(shí)際要求,。

    由CIC濾波器特點(diǎn)可知其比較適合大比例抽取，所以對帶寬較小的窄帶信號(hào)進(jìn)行數(shù)字下變頻時(shí),，可以通過控制模塊配置2個(gè)5級(jí)CIC濾波器進(jìn)行大比例抽?。粚拵盘?hào)下變頻時(shí),，不需要很大的抽取率,，控制模塊可將CIC濾波器旁路。對CIC濾波器進(jìn)行設(shè)計(jì)時(shí),，可采用Xilinx公司提供的CIC IP Core配置相應(yīng)的抽取因子,、級(jí)聯(lián)數(shù)以及數(shù)據(jù)的位寬^[8]。 

2.2.2 補(bǔ)償濾波器的設(shè)計(jì)

    CIC濾波器的通帶衰減會(huì)隨著階數(shù)的增加而增大,，為了克服信號(hào)由于通帶衰減造成的失真,，要在CIC濾波器后面級(jí)聯(lián)補(bǔ)償濾波器,，對通帶衰減進(jìn)行補(bǔ)償。

    理想的CFIR幅頻響應(yīng)函數(shù)為：

其中Q為CIC濾波器的級(jí)數(shù),，M為時(shí)間延遲,，D為抽取因子^[3]。補(bǔ)償濾波器的幅頻特性曲線局部放大后如圖4所示,，從圖中能看出補(bǔ)償濾波器通帶增益是增加的,。

    補(bǔ)償前后CIC幅頻特性局部放大后如圖5所示。從圖5可以看出,，補(bǔ)償濾波器對CIC濾波器通帶具有一定的修正作用,，使通帶增益變穩(wěn)定了。當(dāng)CIC濾波器進(jìn)行大比例抽取時(shí),，通帶衰減比較大,，控制模塊選擇CFIR濾波器進(jìn)行補(bǔ)償，當(dāng)CIC濾波器不參與抽取時(shí),，CFIR濾波器也被旁路,。

2.2.3 半帶濾波器的設(shè)計(jì)

    半帶濾波器是通帶寬度和阻帶寬度相等的FIR濾波器，適合進(jìn)行2的冪次方倍抽取或內(nèi)插,。HB濾波器的沖激響應(yīng)為：

    從式(4)可以看出,，HB濾波器的沖激響應(yīng)除了在h(0)零點(diǎn)處值為1外，在其他偶數(shù)點(diǎn)的取值均為零,，即濾波器近一半的系數(shù)為零；比普通的2倍抽取FIR濾波器節(jié)省了一半的運(yùn)算量,，具有很高的實(shí)現(xiàn)效率^[4],。

    抽取過程中，控制模塊可以對3個(gè)HB濾波器進(jìn)行選擇,。方案采用Matlab的FADtool工具箱設(shè)計(jì)HB濾波器,，把生成的的系數(shù)保存為Xilinx COE系數(shù)文件，然后導(dǎo)入到FPGA中的FIR IP Core,，在IP Core中配置好各項(xiàng)參數(shù)后,，通過Verilog語言編程進(jìn)行實(shí)例化調(diào)用^[7]。

2.2.4 FIR濾波器的設(shè)計(jì)

    半帶濾波器阻帶大小恒等于通帶大小,，濾波效果在一定程度上受到了限制,，所以抽取濾波器后仍需要級(jí)聯(lián)FIR濾波器，完成最終的整形濾波,。由于抽取濾波器組的作用,，此時(shí)的數(shù)據(jù)速率已經(jīng)相對較低，因此減少了FIR濾波器設(shè)計(jì)時(shí)的階數(shù),，進(jìn)而降低了資源占用率^[5],。

    設(shè)計(jì)FIR濾波器時(shí)需要由式(5)確定相應(yīng)采樣率,。

其中1.28為濾波器的矩形系數(shù)，B為下變頻信號(hào)的帶寬,，F(xiàn)s為濾波器采樣率,。FIR濾波器的設(shè)計(jì)過程和HB濾波器類似，在Matlab中設(shè)計(jì)需要的濾波器,，把濾波器系數(shù)導(dǎo)入到FPGA中,，然后進(jìn)行IP Core的調(diào)用。

3 數(shù)字下變頻的FPGA實(shí)現(xiàn)

3.1 抽取率的配置

    由于控制模塊的加入,，可以選擇濾波器進(jìn)行靈活組合,，DDC可以達(dá)到的指標(biāo)如表1所示。

    從表1可以看出DDC支持信號(hào)的帶寬范圍達(dá)到了100 Hz~40 MHz,；在實(shí)現(xiàn)功能的前提下,，根據(jù)占用FPGA的寄存器、查找表,、BlockRAM等資源盡量少的原則來分配抽取率,，表2給出了其中3種信號(hào)和抽取率對應(yīng)關(guān)系。

    這里對帶寬為400 kHz和5 MHz信號(hào)的下變頻功能進(jìn)行驗(yàn)證,。由上述FIR濾波器設(shè)計(jì)可得400 kHz帶寬信號(hào)對應(yīng)512 kHz的采樣頻率,，系統(tǒng)采樣時(shí)鐘102.4 MHz下降到512 kHz時(shí)抽取率為200。同理,，5 MHz帶寬信號(hào)對應(yīng)6.4 MHz采樣頻率,，抽取率是16。

    從表2中可以看出,，當(dāng)下變頻帶寬設(shè)置為400 kHz時(shí),，CIC1抽取率為25，CIC2濾波器被旁路,；HB1,、HB2和HB3進(jìn)行抽取濾波，F(xiàn)IR不抽取,，可得總抽取率為200,。

    當(dāng)下變頻帶寬設(shè)置為5 MHz時(shí)，CIC1和CIC2濾波器被旁路,，HB1,、HB2和HB3進(jìn)行抽取濾波，F(xiàn)IR抽取率為2,，總抽取率為16,。

3.2 實(shí)現(xiàn)結(jié)果及分析

    系統(tǒng)采用Xinlinx公司 Artix-7系列的xc7a200tfbg-676-2芯片，采樣時(shí)鐘為102.4 MHz,，輸入中心頻率為76.8 MHz,，帶寬為400 kHz的線性調(diào)頻（LFM）信號(hào),，由帶通采樣定理可知，中頻信號(hào)經(jīng)過采樣后,，在25.6 MHz處會(huì)出現(xiàn)基帶信號(hào)的鏡像信號(hào),，如圖6(a)所示。

    把采樣信號(hào)的數(shù)據(jù)導(dǎo)入到FPGA中進(jìn)行數(shù)字下變頻,，在Xilinx Vivado平臺(tái)上編寫頂層模塊,、混頻模塊和抽取濾波模塊。設(shè)置頻率控制字,，使NCO產(chǎn)生25.6 MHz的正余弦信號(hào)與輸入信號(hào)正交混頻,，把數(shù)字下變頻帶寬設(shè)置成400 kHz，控制模塊按照表2進(jìn)行配置抽取率,，借助Modelsim 10.1a仿真軟件進(jìn)行仿真,，下變頻波形如圖6(b)所示。

    把FPGA輸出的基帶數(shù)據(jù)導(dǎo)入到Matlab中進(jìn)行快速傅里葉變換,，可得到基帶信號(hào)的幅頻特性圖如圖6(c)所示,。

    從圖6中可以看出本設(shè)計(jì)準(zhǔn)確完成了對400 kHz帶寬信號(hào)的數(shù)字下變頻。

    同理,，對5 MHz帶寬信號(hào)進(jìn)行數(shù)字下變頻,，如圖7所示。

    從圖7可以看出,，系統(tǒng)也準(zhǔn)確完成了對5 MHz帶寬信號(hào)的數(shù)字下變頻,。

    以上仿真結(jié)果表明，對于不同帶寬信號(hào),，本設(shè)計(jì)都可以通過控制模塊對濾波器進(jìn)行配置,，準(zhǔn)確完成信號(hào)的數(shù)字下變頻。

    數(shù)字下變頻系統(tǒng)占用資源如表3所示,，從表中可以看出，設(shè)計(jì)方案能夠在占用FPGA較少資源的情況下完成數(shù)字下變頻功能,，具有很高的實(shí)現(xiàn)效率,。

4 結(jié)束語

    本文提出了一種新的數(shù)字下變頻方案，在CIC濾波器后加入補(bǔ)償濾波器,，改善了其通帶衰減,；通過加入控制模塊對系統(tǒng)的各部分進(jìn)行實(shí)時(shí)配置，使接收信號(hào)的帶寬范圍可達(dá)到100 Hz~40 MHz,，與傳統(tǒng)下變頻方案相比有很強(qiáng)的靈活性,。在基于FPGA實(shí)現(xiàn)時(shí)，使用了Xilinx公司提供的IP核,，大大縮短了開發(fā)周期,，最后仿真結(jié)果表明本設(shè)計(jì)能夠完成不同帶寬信號(hào)的數(shù)字下變頻,。目前該設(shè)計(jì)方案已經(jīng)應(yīng)用到數(shù)字寬帶中頻接收機(jī)中，極大地提高接收機(jī)的接收性能,。 

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