文獻(xiàn)標(biāo)識(shí)碼: A
DOI:10.16157/j.issn.0258-7998.2017.05.007
中文引用格式: 彭何,,王軍. 0.13 μm CMOS電流模式高精度基準(zhǔn)源設(shè)計(jì)[J].電子技術(shù)應(yīng)用,,2017,43(5):34-37.
英文引用格式: Peng He,,Wang Jun. Design of 0.13 μm CMOS current mode high precision reference source[J].Application of Electronic Technique,,2017,,43(5):34-37.
0 引言
隨著可穿戴電子產(chǎn)品及便攜式充電電源的增多,,對(duì)芯片的功耗和性能提出了更苛刻的要求[1],。在模數(shù)轉(zhuǎn)換器、電源芯片等集成電路設(shè)計(jì)中,,低溫度系數(shù),、低功耗帶隙基準(zhǔn)源越來(lái)越重要。傳統(tǒng)電流模式低壓帶隙基準(zhǔn)電路通過(guò)一階補(bǔ)償?shù)玫降臏仄禂?shù)一般大于20 ppm/℃,,不能滿(mǎn)足高性能系統(tǒng)芯片要求,,還需要做進(jìn)一步補(bǔ)償。文獻(xiàn)[2]提出了一種基于MOS管閾值電壓特性的曲率補(bǔ)償?shù)蛪簬痘鶞?zhǔn)電路,,使基準(zhǔn)溫漂為9 ppm/℃,。文獻(xiàn)[3]通過(guò)增加一條支路消去VBE的高階溫度項(xiàng),使溫漂系數(shù)降低到7 ppm/℃,。本文根據(jù)MOS管亞閾值電流模型,,提出了一種補(bǔ)償電流產(chǎn)生電路,使基準(zhǔn)電壓在參考溫度附近為一定值,,溫漂可低至4.6 ppm/℃,。
1 補(bǔ)償原理分析與推導(dǎo)
1.1 補(bǔ)償電路分析
雙極晶體管的基極發(fā)射極電壓VBE不僅包含溫度的一次項(xiàng),還包含溫度的高次項(xiàng)如下[4]:
要得到更低的溫度系數(shù)必須對(duì)基極發(fā)射極電壓的高次項(xiàng)進(jìn)行補(bǔ)償,。TR為參考溫度,,一般為300 K,VBG(TR)為在參考溫度點(diǎn)的能帶電壓V(TR)外推到T=0 K時(shí)的能帶電壓,,約為1.17 V,。VEB(TR)為參考溫度下的基極發(fā)射極電壓,η為工藝相關(guān)的常數(shù),,典型值在2~4之間,,VT=KT/q。本章的補(bǔ)償方案是利用兩個(gè)工作在亞閾值區(qū)NMOS管的VGS電壓差產(chǎn)生一個(gè)近似等于VEB中關(guān)于溫度的非線(xiàn)性電壓,,并把該電壓與VEB相加,,消去基極發(fā)射極電壓的非線(xiàn)性項(xiàng)得到一個(gè)近似與溫度成一次關(guān)系的電壓。相似的補(bǔ)償方法在文獻(xiàn)[5][6]中已有提到。
本文提出的帶隙基準(zhǔn)電路原理圖如圖1所示,。其中N8,、N9、N0為厚柵,,低閾值電壓MOS管,,且工作在亞閾值區(qū),,I1為與絕對(duì)溫度成正比的電流,,I2為補(bǔ)償電流:
電路中通過(guò)鏡像的方式強(qiáng)制使A、B兩點(diǎn)的電壓近似相等,,產(chǎn)生與溫度成正比的電流I1,。考慮減小溝道長(zhǎng)度調(diào)制效應(yīng)對(duì)鏡像電流的影響,,P4-P8器件長(zhǎng)度大于2 μm,。
1.2 補(bǔ)償原理推導(dǎo)
由圖1可知與絕對(duì)溫度成正比的電流I1為:
因?yàn)榛鶞?zhǔn)電流等于補(bǔ)償電流和與絕對(duì)溫度成正比的電流之和。把式(3),、式(4)帶入式(1)可得:
m變化范圍一般為1.1~1.5,。由上表達(dá)式可以得出,在近似滿(mǎn)足T≈TR的條件下,,補(bǔ)償電流I2中溫度的高次項(xiàng)被補(bǔ)償后,,其值幾乎為零。所以由式(7)得到:
2 整體電路結(jié)構(gòu)
帶曲率補(bǔ)償?shù)牡蛪簬痘鶞?zhǔn)電路包括4部分:?jiǎn)?dòng)與偏置電路,、運(yùn)算放大器電路,、與絕對(duì)溫度成正比產(chǎn)生電路、高階補(bǔ)償電路,。整體電路如圖2所示,。
其中P0、P1,、P1′和大電阻R構(gòu)成啟動(dòng)電路,,當(dāng)偏置電路處于零態(tài)平衡點(diǎn)時(shí),P1和P1′導(dǎo)通,,通過(guò)電流鏡P1′會(huì)流過(guò)一個(gè)電流注入N11和N12的柵極,,抬高其電壓,促使電路脫離零態(tài)平衡點(diǎn)[7],。當(dāng)整體電路正常工作后,,P0的電流會(huì)抬高P1和P1′的柵極電壓,關(guān)斷P1′,,完成電路的啟動(dòng),。
設(shè)定運(yùn)放工作電流小于500 nA,在不負(fù)載大電容的情況下,,米勒補(bǔ)償?shù)亩?jí)運(yùn)放的鏡像極點(diǎn)和輸出極點(diǎn)不易分開(kāi)導(dǎo)致相位裕度不夠[8],,本章在考慮共模輸入范圍后采用NOMS輸入折疊式共源共柵結(jié)構(gòu),,由圖2可知運(yùn)放的主極點(diǎn)為:
其中,g為圖2中對(duì)應(yīng)晶體管的跨導(dǎo),, r為對(duì)應(yīng)晶體管電阻,。在穩(wěn)定性和啟動(dòng)時(shí)間上進(jìn)行折中考慮加入一個(gè)較大的負(fù)載電容Cp。
整體電路基于中芯國(guó)際0.13 μm CMOS工藝實(shí)現(xiàn),,給出折疊式運(yùn)放和關(guān)鍵器件參數(shù)如表1,。
3 仿真結(jié)果與分析
運(yùn)用spectre,在3種典型工藝角(tt,,ff,,ss)下,對(duì)帶隙基準(zhǔn)電路進(jìn)行溫度掃描(-40 ℃~125 ℃)得到基準(zhǔn)電壓隨溫度的變化曲線(xiàn)如圖3,。
在工藝角tt下,,進(jìn)行直流溫度掃描(-20 ℃~80 ℃),得到補(bǔ)償電流和與絕對(duì)溫度成正比的電流,,即P13的漏端電流和P14的漏端電流如圖4,。
由圖可知補(bǔ)償電流和與絕對(duì)溫度成正比的電流的斜率的絕對(duì)值近似相等。當(dāng)設(shè)定的掃描溫度超出-20 ℃~80 ℃后,,補(bǔ)償電流溫度曲線(xiàn)線(xiàn)性度變差,,由式(9)可知泰勒展開(kāi)式的假設(shè)不成,進(jìn)而導(dǎo)致補(bǔ)償電流的線(xiàn)性度變差,,使得基準(zhǔn)電壓溫度特性變差,。
電源電壓從0~2 V線(xiàn)性變化,當(dāng)電源電壓達(dá)到1.1 V時(shí),,整體電路基本處于穩(wěn)定工作狀態(tài),,tt工藝角下輸出電壓穩(wěn)定為610 mV。電源線(xiàn)性調(diào)整率為0.12%,。
帶隙基準(zhǔn)電路版圖如圖6所示,,尺寸為:170 μm×110 μm。采用3層金屬布線(xiàn),,以及無(wú)硅化物的多晶硅電阻與金屬電容,。考慮匹配,,運(yùn)放輸入管N9,、N10采用共質(zhì)心布局,Q2包圍Q1,,電流從上至下,。
提出的電流模式高精度帶隙基準(zhǔn)電路與部分低壓帶隙基準(zhǔn)源電路性能參數(shù)比較如表2。
4 結(jié)論
本文分析三極管基極發(fā)射極電壓溫度特性,根據(jù)泰勒展開(kāi)式,,推導(dǎo)了MOS管亞閾值模型在一定溫度范圍內(nèi)近似消除VBE高階溫度項(xiàng),,進(jìn)而設(shè)計(jì)了一種高階補(bǔ)償基準(zhǔn)電路。電路溫漂為4.6 ppm/℃,,電源電壓從1.1 V到1.5 V變化,,帶隙基準(zhǔn)電路輸出平均值為610 mV,電源線(xiàn)性調(diào)整率為0.12%,。功耗僅為820 nW,。spectre仿真結(jié)果表明該帶隙基準(zhǔn)電路性能良好,能在模數(shù),、數(shù)模轉(zhuǎn)換器芯片中應(yīng)用,。
參考文獻(xiàn)
[1] ABBASI M U,RAIKOS G.A high PSRR ultra-low power 1.2 V curvature corrected Bandgap reference for wearable EEG application[C].IEEE New Circuits and Systems Conference,,F(xiàn)rance.2015.
[2] 盛詩(shī)敏,宋志成,,李威.一種基于閾值電壓的新型基準(zhǔn)電壓源設(shè)計(jì)[J].微電子學(xué),,2014,44(3):293-300.
[3] MALCOVATI P,,MALOBERTI F,,F(xiàn)IOCCHI C.Curva ture-Compensated BiCOMS bandgap with 1-V supply votage[J].IEEE J.Solid State Circuit,2001,,36(7):1076-1081.
[4] YANNIS P.Accurate analysis of temperature effects in Ic-Vbe characteristics with application to bandgap reference sources[J].IEEE J.Solid State Circuit,,1980,15(6):1076-1084.
[5] 邢小明,,李建成,,鄭禮輝.一種低功耗亞閾值帶隙基準(zhǔn)電壓源[J].微電子學(xué)與計(jì)算機(jī),2015,,32(10):89-94.
[6] LEE K K,,LANDE T S,HAFLIGER P D.A sub-uW bandgap reference circuit with an inherent Curvature-Compensation property[J].IEEE transactions on circuits and systems,,2015,,62(1):1-9.
[7] 董大偉.一種高精度基準(zhǔn)源電路[J].電子技術(shù)應(yīng)用,2015,,41(6):46-50.
[8] RAZAVI B.Disign of anolog CMOS integrated circuit[M].西安:西安交通大學(xué),,2003:309-327.
作者信息:
彭 何,王 軍
(西南科技大學(xué) 信息工程學(xué)院,,四川 綿陽(yáng)621000)