0 引言

    隨著可穿戴電子產(chǎn)品及便攜式充電電源的增多,，對芯片的功耗和性能提出了更苛刻的要求^[1],。在模數(shù)轉(zhuǎn)換器、電源芯片等集成電路設計中,，低溫度系數(shù),、低功耗帶隙基準源越來越重要。傳統(tǒng)電流模式低壓帶隙基準電路通過一階補償?shù)玫降臏仄禂?shù)一般大于20 ppm/℃,，不能滿足高性能系統(tǒng)芯片要求,，還需要做進一步補償。文獻[2]提出了一種基于MOS管閾值電壓特性的曲率補償?shù)蛪簬痘鶞孰娐?，使基準溫漂? ppm/℃,。文獻[3]通過增加一條支路消去V_BE的高階溫度項，使溫漂系數(shù)降低到7 ppm/℃,。本文根據(jù)MOS管亞閾值電流模型,，提出了一種補償電流產(chǎn)生電路，使基準電壓在參考溫度附近為一定值,，溫漂可低至4.6 ppm/℃,。

1 補償原理分析與推導

1.1 補償電路分析

    雙極晶體管的基極發(fā)射極電壓V_BE不僅包含溫度的一次項，還包含溫度的高次項如下^[4]：

    要得到更低的溫度系數(shù)必須對基極發(fā)射極電壓的高次項進行補償,。T_R為參考溫度,，一般為300 K,，V_BG(T_R)為在參考溫度點的能帶電壓V(T_R)外推到T=0 K時的能帶電壓，約為1.17 V,。V_EB(T_R)為參考溫度下的基極發(fā)射極電壓,，η為工藝相關(guān)的常數(shù)，典型值在2～4之間,，V_T=KT/q,。本章的補償方案是利用兩個工作在亞閾值區(qū)NMOS管的V_GS電壓差產(chǎn)生一個近似等于V_EB中關(guān)于溫度的非線性電壓，并把該電壓與V_EB相加,，消去基極發(fā)射極電壓的非線性項得到一個近似與溫度成一次關(guān)系的電壓,。相似的補償方法在文獻[5][6]中已有提到。

    本文提出的帶隙基準電路原理圖如圖1所示,。其中N8,、N9、N0為厚柵,，低閾值電壓MOS管,，且工作在亞閾值區(qū)，I₁為與絕對溫度成正比的電流,，I₂為補償電流：

    電路中通過鏡像的方式強制使A,、B兩點的電壓近似相等，產(chǎn)生與溫度成正比的電流I₁,?？紤]減小溝道長度調(diào)制效應對鏡像電流的影響，P4-P8器件長度大于2 μm,。

1.2 補償原理推導

    由圖1可知與絕對溫度成正比的電流I₁為：

    因為基準電流等于補償電流和與絕對溫度成正比的電流之和,。把式(3）、式(4)帶入式(1)可得：

m變化范圍一般為1.1～1.5,。由上表達式可以得出,，在近似滿足T≈T_R的條件下,，補償電流I₂中溫度的高次項被補償后,，其值幾乎為零。所以由式(7)得到:

2 整體電路結(jié)構(gòu)

    帶曲率補償?shù)牡蛪簬痘鶞孰娐钒?部分：啟動與偏置電路,、運算放大器電路,、與絕對溫度成正比產(chǎn)生電路、高階補償電路,。整體電路如圖2所示,。

    其中P0、P1,、P1′和大電阻R構(gòu)成啟動電路,，當偏置電路處于零態(tài)平衡點時,，P1和P1′導通，通過電流鏡P1′會流過一個電流注入N11和N12的柵極,，抬高其電壓,，促使電路脫離零態(tài)平衡點^[7]。當整體電路正常工作后,，P0的電流會抬高P1和P1′的柵極電壓,，關(guān)斷P1′，完成電路的啟動,。

    設定運放工作電流小于500 nA,，在不負載大電容的情況下，米勒補償?shù)亩夁\放的鏡像極點和輸出極點不易分開導致相位裕度不夠^[8],，本章在考慮共模輸入范圍后采用NOMS輸入折疊式共源共柵結(jié)構(gòu),，由圖2可知運放的主極點為：

其中，g為圖2中對應晶體管的跨導,， r為對應晶體管電阻,。在穩(wěn)定性和啟動時間上進行折中考慮加入一個較大的負載電容C_p。

    整體電路基于中芯國際0.13 μm CMOS工藝實現(xiàn),，給出折疊式運放和關(guān)鍵器件參數(shù)如表1,。

3 仿真結(jié)果與分析

    運用spectre，在3種典型工藝角(tt,，ff,，ss)下，對帶隙基準電路進行溫度掃描(-40 ℃～125 ℃)得到基準電壓隨溫度的變化曲線如圖3,。

    在工藝角tt下,，進行直流溫度掃描(-20 ℃～80 ℃)，得到補償電流和與絕對溫度成正比的電流,，即P13的漏端電流和P14的漏端電流如圖4,。

    由圖可知補償電流和與絕對溫度成正比的電流的斜率的絕對值近似相等。當設定的掃描溫度超出-20 ℃～80 ℃后,，補償電流溫度曲線線性度變差,，由式(9)可知泰勒展開式的假設不成，進而導致補償電流的線性度變差,，使得基準電壓溫度特性變差,。

    電源電壓從0～2 V線性變化，當電源電壓達到1.1 V時,，整體電路基本處于穩(wěn)定工作狀態(tài),，tt工藝角下輸出電壓穩(wěn)定為610 mV。電源線性調(diào)整率為0.12%,。

    帶隙基準電路版圖如圖6所示,，尺寸為：170 μm×110 μm,。采用3層金屬布線，以及無硅化物的多晶硅電阻與金屬電容,?？紤]匹配，運放輸入管N9,、N10采用共質(zhì)心布局,，Q2包圍Q1，電流從上至下,。

    提出的電流模式高精度帶隙基準電路與部分低壓帶隙基準源電路性能參數(shù)比較如表2,。

4 結(jié)論

    本文分析三極管基極發(fā)射極電壓溫度特性，根據(jù)泰勒展開式,，推導了MOS管亞閾值模型在一定溫度范圍內(nèi)近似消除VBE高階溫度項,，進而設計了一種高階補償基準電路。電路溫漂為4.6 ppm/℃,，電源電壓從1.1 V到1.5 V變化,，帶隙基準電路輸出平均值為610 mV，電源線性調(diào)整率為0.12%,。功耗僅為820 nW,。spectre仿真結(jié)果表明該帶隙基準電路性能良好，能在模數(shù),、數(shù)模轉(zhuǎn)換器芯片中應用,。

參考文獻

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[8] RAZAVI B.Disign of anolog CMOS integrated circuit[M].西安：西安交通大學,，2003：309-327.

作者信息:

彭  何,，王  軍

（西南科技大學 信息工程學院，四川 綿陽621000）