日前,，2018年度Cadence中國用戶大會（CDNLIVE2018）在上海召開,，來自集成電路產(chǎn)業(yè)鏈上下游的超過1000人工程師集聚在一堂，Cadence的技術用戶,、開發(fā)者與業(yè)界專家一起,，針對集成電路設計的關鍵設計和驗證問題，高階工藝芯片,、復雜SoC和系統(tǒng)設計等創(chuàng)新技術和理念進行了廣泛交流,，分享設計者們的成功案例和解決經(jīng)驗。

大會每年都會面向用戶征集技術論文,，分享設計者們是如何使用Cadence技術,，以及他們高效實現(xiàn)硅片、SoC和系統(tǒng)的技巧,，內(nèi)容涵蓋設計與IP設計,、集成與驗證等所有方面。同時,，論文評選專家將選擇用戶授權的大量論文資料進行展示和評選,，從中評選出優(yōu)秀作品和最佳論文。

經(jīng)過專家評委的認真評選,，題為《Multi-Tap FlexHtree在高性能CPU設計中的應用》的論文獲評2018年度最佳論文將,，論文作者來自于天津飛騰信息技術有限公司的彭書濤、黃薇,、邊少鮮,。

Cadence公司全球副總裁石豐瑜先生為論文作者頒發(fā)了獲獎證書。

該論文嚴密且理論深度較高,，對于高性能CPU設計,，特別是在16 nm以及更高級的工藝節(jié)點開發(fā)進行了深入分析。在這一節(jié)點上,，signoff的corner很多,，增加公共時鐘路徑長度、改善各RC端角下時鐘延遲的一致性,、降低設計的局部時鐘偏斜已經(jīng)成為數(shù)字后端設計師的共識,。

Cadence innovus工具新增的multi-tap FlexHtree結(jié)構時鐘樹方案不僅提供了H-tree對稱的時鐘緩沖器單元結(jié)構和相等的線長特點，而且其對幾何對稱性降低了要求,，確保了時序單元擺放完畢后就可以進行時鐘樹綜合,。建立了一個自動化的FlexHtree實現(xiàn)流程來降低不同corner下的時鐘偏斜,。

論文詳細討論了FlexHtree tap點的數(shù)量以及子樹時鐘綜合引擎對時鐘偏斜和設計時序的影響，進而找到了一個較好的FlexHtree實現(xiàn)方案,。最后從時序,、功耗和單元數(shù)量等方面對FlexHtree、CCOPT和魚骨型Fishbone結(jié)構時鐘樹進行了較為全面的比較,，從而得出該設計更適合采用靈活的FlexHtree結(jié)構,。