日前,，中國工程院院士許居衍在題為《復(fù)歸于道：封裝改道芯片業(yè)》的報告中指出,，經(jīng)典的2D縮放已經(jīng)“耗盡”了現(xiàn)有的技術(shù)資源，現(xiàn)在通過節(jié)點(diǎn)實(shí)現(xiàn)性能翻番的方法已經(jīng)失靈,。單片集成電路過去一向強(qiáng)調(diào)PPA,，即更高的性能（erformance）、更低的功耗（Power）,、更小的面積（Area）,。這個邏輯方向到了需要修正的時候了！因此3D異構(gòu)集成,、MCP（Multi-Chip Package多芯片封裝）,、SiP（System-in-Package）、PoP（Packaging on Packaging）等封裝技術(shù)成為走出2D同質(zhì)集成的契機(jī),。3D異構(gòu)集成的基礎(chǔ)就是IP復(fù)用,。許居衍院士在報告中非常看好3D異構(gòu)集成技術(shù)的潛力,。

　　什么是芯粒

　　近年來,，芯粒（Chiplet）或成為半導(dǎo)體產(chǎn)業(yè)的熱門詞,。在科研界和產(chǎn)業(yè)界看來，這是一種可以延緩摩爾定律失效,、放緩工藝進(jìn)程時間,、支撐半導(dǎo)體產(chǎn)業(yè)繼續(xù)發(fā)展的有效方案。

　　簡而言之,，芯粒其實(shí)就是一顆商品化的,、具有功能（如USB、存儲器）特征的裸芯片（die）,。從系統(tǒng)端出發(fā),，首先將復(fù)雜功能進(jìn)行分解，然后開發(fā)出多種具有單一特定功能,，可相互進(jìn)行模塊化組裝的裸芯片,，如實(shí)現(xiàn)數(shù)據(jù)存儲、計(jì)算,、信號處理,、數(shù)據(jù)流管理等功能，并最終以此為基礎(chǔ),，建立一個芯粒的芯片網(wǎng)絡(luò)（未來的電腦系統(tǒng)可能只包含一個CPU芯片和幾個GPU，這些GPU都連接到芯粒上,，形成芯片網(wǎng)絡(luò)）,。

　　以前設(shè)計(jì)一個SoC，是從不同的IP供應(yīng)商購買一些IP,，包括軟核（代碼）或硬核（版圖）,，結(jié)合自家研發(fā)的模塊，集合成一個SoC,，然后在某個制造工藝節(jié)點(diǎn)上完成芯片設(shè)計(jì)和生產(chǎn)的完整流程,。芯粒模式時代，對于某些IP,，可能不需要自己做設(shè)計(jì)和生產(chǎn)了,，而只需要購買別人己經(jīng)做好的芯片裸片（die），然后通過先進(jìn)封裝形成一個SiP（System in Package）,。所以芯粒也是一種IP,，但它是以芯片裸片的形式提供，而不是之前以軟件形式提供,。

　　芯粒模式可能帶給從上游EDA 工具,、IC設(shè)計(jì)到制造工藝、先進(jìn)封測等產(chǎn)業(yè)鏈環(huán)節(jié)顛覆式的創(chuàng)新革命,。

　　芯粒發(fā)展現(xiàn)狀

　　理論上,，芯粒模式是一種開發(fā)周期短且成本較低的方法,，提供了先進(jìn)工藝和主流成熟工藝選擇的靈活性，可以將不同節(jié)點(diǎn)工藝（10nm,、14/16nm及22nm）,、不同材質(zhì)（硅、砷化鎵,、碳化硅,、氮化鎵）、不同功能（CPU,、GPU,、FPGA、RF,、I/O,、存儲器）、不同半導(dǎo)體公司的芯片封裝在一起,。

　　目前,，芯粒模式還處于發(fā)展早期，美國主要圍繞DARPA的CHIPS（Common Heterogeneous Integration and IP Reuse Strategies,，通用異構(gòu)集成和IP重用戰(zhàn)略）項(xiàng)目發(fā)展,。在CHIPS項(xiàng)目中，有大型半導(dǎo)體企業(yè)如英特爾（Intel）,、美光（Micron）等,，有EDA工具開發(fā)企業(yè)如新思科技（Synopsys）、楷登電子（Candence）,，有大型防務(wù)公司諾斯羅普·格魯門（Northrop Grumman）,、洛克希德·馬丁（Lockheed Martin）,、波音（Boeing）等,，還有高校如如密西根大學(xué)（University of Michigan）、佐治亞理工學(xué)院（Georgia Institute of Technology）,、北卡羅萊納州立大學(xué)（North Carolina State University）,。

　　2018年10月，7家公司成立ODSA（Open Domain-Specific Architecture,，開放專用域架構(gòu)）組織,，目前組織會員已超過50家,，其目標(biāo)是制定芯粒開放標(biāo)準(zhǔn),、促進(jìn)形成芯粒生態(tài)系統(tǒng),、催生低成本SoC替代方案,。換言之,，就是將一系列模塊化芯片或Chiplets,，通過裸芯片和裸芯片（die-to-die）的互連方案封裝集成。

　　迄今為止,，已經(jīng)有很多公司創(chuàng)建了自己的芯粒生態(tài)系統(tǒng),。

　　1.美滿電子

　　美滿電子自創(chuàng)始人周秀文（Sehat Sutardja）博士在ISSCC 2015上提出MoChi（Modular Chip，模塊化芯片）架構(gòu)的概念以來,，推出了一系列Virtual SoC產(chǎn)品,，MoChi可以是許多應(yīng)用的基準(zhǔn)架構(gòu)，包括物聯(lián)網(wǎng),、智能電視,、智能手機(jī)、服務(wù)器,、筆記本電腦,、存儲設(shè)備等。

　　圖片來源：ISSCC & Marvell

　　但遺憾的是,，隨著創(chuàng)始人周秀文卸任CEO,，已經(jīng)很久沒有聽到MoChi相關(guān)的新消息。

　　2.賽靈思

　　2017年Xilinx在HotChip發(fā)布第四代堆疊方案VU3xP,，2018年推出包含3個16納米的FPGA和2個DRAM的首款采用CCIX接口的芯片，旨在從裸芯片層面證明CCIX能夠支持多核高性能Arm CPU和FPGA加速器實(shí)現(xiàn)一致性互聯(lián),。

　　3.超微半導(dǎo)體

　　AMD推出使用芯粒技術(shù)生產(chǎn)的代號為“羅馬Rome”的第二代霄龍EYPC Zen2架構(gòu)CPU芯片,，內(nèi)部最多八個7nm CPU裸芯片和一個14nm I/O裸芯片，其中前者只有CPU核心,、各級緩存和Infinity Fabric總線端口,，得益于新工藝可以獲得更小面積、更強(qiáng)性能,、更低功耗,。后者專門獨(dú)立出來，集成輸入輸出,、內(nèi)存控制器,、PCIe控制器和Infinity Fabric總線端口，可以更方便,、更高效地處理各個CPU核心,、不同處理器的互連,，而工藝之所以采用14nm，是因?yàn)樗鼘π鹿に嚥幻舾?，老工藝則更加成熟,，成本也更低，符合不同IP采用最合適工藝的Chiplet設(shè)計(jì)原則,。

　　據(jù)悉,，AMD還將推出使用芯粒技術(shù)生產(chǎn)的代號為“米蘭Milan”的第三代霄龍EYPC Zen3架構(gòu)CPU芯片，內(nèi)部將集成15個裸芯片,，比第二代多出6個裸芯片,。

　　4.英特爾

　　英特爾針對互聯(lián)標(biāo)準(zhǔn)的挑戰(zhàn)，首先提出了高級接口總線（Advanced Interface Bus,，AIB）標(biāo)準(zhǔn),。在DARPA的CHIPS項(xiàng)目中，英特爾將AIB標(biāo)準(zhǔn)開放給項(xiàng)目中的企業(yè)使用,，旨在推動芯粒標(biāo)準(zhǔn),。AIB是一種時鐘轉(zhuǎn)發(fā)并行數(shù)據(jù)傳輸機(jī)制，類似于DDR DRAM接口,。目前,，英特爾免費(fèi)提供AIB接口許可，以支持廣泛的芯粒生態(tài)系統(tǒng),，包括設(shè)計(jì)方法或服務(wù)供應(yīng)商,、代工廠、封裝廠和系統(tǒng)供應(yīng)商,。此舉將加速AIB標(biāo)準(zhǔn)的快速普及,，有望在未來成為類似ARM的AMBA總線的業(yè)界標(biāo)準(zhǔn)。

　　英特爾在2014年公布EMIB（Embeded Multi-Die Interconnect Bridge：嵌入式多硅片互聯(lián)）技術(shù)的基礎(chǔ)上,，于2018年底,，更是將其升級為邏輯晶圓3D堆疊技術(shù)，命名為Foveros,。使用Foveros技術(shù),，在二維平面上可以通過EMIB實(shí)現(xiàn)裸芯片之間的互聯(lián)，在三維垂直方向上還可以使用TSV（Through Silicon Via）實(shí)現(xiàn)裸芯片之間的堆疊,。每個裸芯片所使用的工藝制程可以不一樣,，通過高級封裝技術(shù)進(jìn)行封裝，充分利用2D和3D的空間,。

　　EMIB技術(shù)已經(jīng)在英特爾的Stratix 10 FPGA芯片上使用了,，在未來英特爾的CPU/FPGA/GPU/AI等芯片上，我們可以期待Foveros技術(shù)的進(jìn)一步落地。Foveros結(jié)合EMIB可以滿足各種不同應(yīng)用,、功率范圍和外形尺寸的需求,，提供低成本、高性能芯片選擇,。英特爾預(yù)計(jì)將于2019年下半年推出一系列采用Foveros技術(shù)的產(chǎn)品,。首款Foveros產(chǎn)品將整合高性能10nm模塊芯片和低功耗的22nm基礎(chǔ)晶片。

　　2019年英特爾更是推出Co-EMIB技術(shù),，這是2D EMIB技術(shù)的升級版,，能夠?qū)蓚€或多個 Foveros芯片互連，實(shí)現(xiàn)更高的計(jì)算性能和數(shù)據(jù)交換能力,，還能夠以非常高的帶寬和非常低的功耗連接模擬器,、內(nèi)存和其他模塊，基本達(dá)到單晶片性能,。

　　5.臺積電

　　在2019年6月初于日本京都舉辦的VLSI Symposium期間,，臺積電展示了自行設(shè)計(jì)的一顆芯粒“This”,。采用7nm工藝,，面積僅僅27.28平方毫米（4.4毫米x6.2毫米），采用CoWos（晶圓級封裝）,。

　　采用雙芯片結(jié)構(gòu),，可以通過添加額外的PHY來進(jìn)行擴(kuò)展，芯片不同單元間以及不同芯片之間可以形成互聯(lián),。其一內(nèi)置4個Cortex A72核心,，另一內(nèi)置6MiB三緩。標(biāo)稱最高主頻為4GHz,，實(shí)測最高居然達(dá)到了4.2GHz（1.375V）,。臺積電稱，這款芯片是為高性能計(jì)算平臺設(shè)計(jì),。

　　與此同時,，臺積電還開發(fā)了新型互連技術(shù)LIPINCON，每平方毫米Shoreline帶寬密度可以達(dá)到67Gbps,，針腳速度會達(dá)到8.0Gbps，物理層的能耗效率是0.56pJ/b,。預(yù)估2020年技術(shù)落地,。

　　6.極戈科技

　　極戈科技主打快速芯片設(shè)計(jì)和制造，提出了一個稱為ZiP的集成平臺,，通過獨(dú)特的“電路設(shè)計(jì)+封裝+ SDK+算法”,，他們利用SaaS的模式提供芯片設(shè)計(jì)方案，也采用2.5D/3D封裝技術(shù)?；A(chǔ)芯片是極戈技開發(fā)的硅基芯片,，上層是第三方的模塊芯片，包括傳感器,、通訊,、存儲等，從而低成本,、高速度地實(shí)現(xiàn)小體積,，低功耗的系統(tǒng)集成。極戈科技采用Chiplet模式極大地縮短了物聯(lián)網(wǎng)芯片的研發(fā)周期,，能夠?qū)⑽锫?lián)網(wǎng)芯片的設(shè)計(jì)制造流程從超過1年壓縮到2-4周,。

　　來自極戈的ZiP芯片（來源：極戈科技）

　　國內(nèi)在系統(tǒng)集成方面也取得了不錯的成績：

　　長電科技是中國營收規(guī)模最大的封裝公司，在先進(jìn)封裝技術(shù)和規(guī)?；慨a(chǎn)能力中保持領(lǐng)先,，在eWLB、FO,、WLCSP,、BUMP、ECP,、PoP,、SiP、PiP等封裝技術(shù)已有多年的經(jīng)驗(yàn)與核心專利的保護(hù),，對于Chiplet的發(fā)展也已奠定了應(yīng)對的基礎(chǔ),。

　　華進(jìn)半導(dǎo)體成功開發(fā)小孔徑TSV工藝，進(jìn)而研發(fā)成功轉(zhuǎn)接板成套工藝,，并且可基于中道成熟工藝實(shí)現(xiàn)量產(chǎn),，實(shí)現(xiàn)多顆不同結(jié)構(gòu)或不同功能的芯片系統(tǒng)集成。TSV直徑小,，間距很密,，可以實(shí)現(xiàn)高密度芯片封裝。芯片與芯片之間的互連通過平面內(nèi)的線路來實(shí)現(xiàn),，可以重新分布電源,、接地和信號引腳，這些電學(xué)信號可以通過TSV,，在底部進(jìn)行信號輸入和輸出,，從而明顯降低輸入輸出引腳數(shù)量。功能芯片無需改變現(xiàn)有的結(jié)構(gòu)和設(shè)計(jì),，與不同芯片組合搭配,，具有很高的靈活度和集成度,，適合對尺寸有嚴(yán)苛要求的高頻高速的電子產(chǎn)品。所有的芯片和互連線被密封,，只有幾個端口裸露在外,，整個系統(tǒng)有更好的密封性和可靠性。同時,，轉(zhuǎn)接板還可以進(jìn)行散熱設(shè)計(jì),，來進(jìn)行熱管理。

　　圖片提供：華進(jìn)半導(dǎo)體

　　華天科技開發(fā)成功埋入硅基板扇出型3D封裝技術(shù),，該技術(shù)利用TSV作為垂直互聯(lián),，可以進(jìn)行異質(zhì)芯片三維集成，互連密度可以大大高于目前的臺積電InFO技術(shù),。工藝已經(jīng)開發(fā)完成,，與國際客戶進(jìn)行的產(chǎn)品開發(fā)進(jìn)展順利。

　　埋入硅基板扇出型3D封裝結(jié)構(gòu)示意圖（圖片提供：華天科技）

　　通富微電在先進(jìn)封裝技術(shù)上積極耕耘,。公司擁有wafer level先進(jìn)封裝技術(shù)平臺（WLCSP,、Cu pillar wafer bumping，solder wafer bumping,，Au wafer bumping）,，也擁有wire bond + FC的hybrid封裝技術(shù)，還成功開發(fā)了chip to wafer,、Fan-out WLP,、Fan-out wafer bumping技術(shù)。公司瞄準(zhǔn)5G時代的大數(shù)據(jù),、云計(jì)算,、數(shù)據(jù)低延遲要求特點(diǎn)，正積極開發(fā)用于高性能計(jì)算（HPC）的2.5D interposer高端封裝技術(shù),。

　　芯粒的未來

　　SoC（系統(tǒng)級芯片）的集成度越來越高,，先進(jìn)工藝制程的芯片研發(fā)成本和制造成本呈幾何級倍數(shù)不斷攀升。過去,，設(shè)計(jì)一款28納米芯片的研發(fā)成本約為5000萬美元,，7納米的研發(fā)成本上漲到3億美元，而未來3納米芯片的研發(fā)成本將達(dá)到令人咂舌的15億美元之巨,。已經(jīng)很少有Fabless公司,，能夠承受得起這么昂貴的前期投入了。

　　隨著芯片制程從10nm7nm到5nm再到未來的3nm,，每一次制程縮減所需要的成本和開發(fā)時間都在大幅提升,。而且，當(dāng)芯片制程接近1nm時,，就將進(jìn)入量子物理的世界，現(xiàn)有的工藝制程會受到量子效應(yīng)的極大影響。而先進(jìn)的工藝的玩家越來越少,，10納米以下玩家未來可能只有臺積電,、三星電子（Samsung）、英特爾,、中芯國際（SMIC）,。

　　一切都表明后摩爾定律時代確已降臨。產(chǎn)業(yè)界確實(shí)有了很多變化,。

　　許居衍院士在報告中還指出,，后摩爾時代的單片同質(zhì)集成向三維多片異構(gòu)封裝集成技術(shù)“改道”是重要趨勢，因?yàn)槿S多片異構(gòu)封裝可以提供更高的帶寬,、更低的功率,、更低的成本和更靈活的形狀因子。當(dāng)前,，ODSA組織正在制定定芯粒開放標(biāo)準(zhǔn),、促進(jìn)形成芯粒生態(tài)系統(tǒng)、 催生低成本SoC替代方案,，在不久的將來,，產(chǎn)呂公司就可以根據(jù)需求靈活選擇來自多個供應(yīng)商的最佳芯粒，因此,，降低了單片SoC高NRE的挑戰(zhàn),，贏得快速上市時間的好處。許居衍院士還表示,，芯粒的搭積木模式集工藝選擇,、架構(gòu)設(shè)計(jì)、商業(yè)模式三大靈活性于一體,，有助力活躍創(chuàng)新,，可以推動微系統(tǒng)的發(fā)展、推進(jìn)芯片架構(gòu)創(chuàng)新,、加快系統(tǒng)架構(gòu)創(chuàng)新,、加速DSA/DSL發(fā)展、推動可重構(gòu)計(jì)算的發(fā)展和軟件定義系統(tǒng)發(fā)展,。

　　巧合的是,，中芯國際聯(lián)合首席執(zhí)行官趙海軍博士在日前的題為《立足中國，布局未來,，迎接集成電路產(chǎn)業(yè)新發(fā)展》的報告中同樣看好芯粒模式,。他在報告中表示，摩爾定律紅利剩下的節(jié)點(diǎn)不多了,，但系統(tǒng)的復(fù)雜度需求仍將按原來的軌道繼續(xù)走下去,，多出來的部分功能放在另外的芯片里,，然后類似積木一樣拼接堆疊起來，循環(huán)往復(fù),，以至無窮,；同時工藝技術(shù)的學(xué)習(xí)曲線成本太高，把一個大芯片分成幾個小芯片來生產(chǎn),，可以避免裸芯片的尺寸繼續(xù)增大,，各個裸芯片可以使用不同的最佳工藝，使得良率大大提高,，提前完成升級換代,；而且新一代大芯片全覆蓋開發(fā)成本太高，重復(fù)使用原有節(jié)點(diǎn)設(shè)計(jì)的IP,，可以有效節(jié)省費(fèi)用和加快上市時間,；但是，不同人獨(dú)立設(shè)計(jì)的單芯片,，如CPU和存儲器,，在組合的時候性能損失嚴(yán)重，就像限速和紅燈使得寶馬車和豐田車跑得一樣慢 ,，所以需要多芯片組合的歸一化設(shè)計(jì),。因?yàn)椴煌男玖Ｐ枰獏f(xié)同設(shè)計(jì)，通過同一個設(shè)計(jì)師或者使用同一個通信IP,，而產(chǎn)品公司不愿意讓一家晶圓代工公司把所有的芯粒都做了,，所以不會全盤采用晶圓代工公司提供的IP方案，從而為封裝代工公司提供了機(jī)會,，未來封裝代工公司可以提供更多的公用IP來支撐芯粒模式,。

　　而剛于2019年7月正式加入武漢弘芯的前臺積電共同運(yùn)營官蔣尚義也表示，美國DARPA推動的電子產(chǎn)業(yè)振興計(jì)劃（ERI）推動芯粒模式,，開始啟動主導(dǎo)標(biāo)準(zhǔn),，蔣尚義建議國內(nèi)建立本土一套自己的芯粒標(biāo)準(zhǔn)，促進(jìn)中國實(shí)現(xiàn)自己的標(biāo)準(zhǔn),。

　　芯粒模式的挑戰(zhàn)

　　許居衍院士在報告中強(qiáng)調(diào),，芯粒模式成功的關(guān)鍵在于芯粒的標(biāo)準(zhǔn)和接口。作為一種創(chuàng)新,，芯粒模式存在多種挑戰(zhàn),。

　　首先是來自技術(shù)層面。芯粒的組裝或封裝尚缺乏統(tǒng)一的標(biāo)準(zhǔn),。目前各大玩家都有自家的方案,，盡管各家的名稱不同，但歸總離不開硅通孔,、硅橋和高密度FO技術(shù),，不管是裸片堆疊還是大面積拼接,，都需要將互連線將變得更短，要求互連線做到100%的無缺陷,，否則整個芯片無法工作,。

　　其次是質(zhì)量保障問題。相對傳統(tǒng)軟IP,，芯粒是經(jīng)過硅驗(yàn)證的裸芯片，可以保證物理實(shí)現(xiàn)的正確性,。但如果其中的一個裸芯片有問題,，則整個系統(tǒng)都會受影響，代價很高,。因此要保證芯粒100%無故障,。當(dāng)然這其中也包括集成后的測試，封裝后,，可能有部分芯?？赡芡耆珶o法直接從芯片外部管腳直接訪問，給芯片測試帶來的新的挑戰(zhàn),。

　　第三就是散熱問題,。幾個甚至數(shù)十個裸芯片封裝在一個有限的空間中，互連線非常短,，讓散熱問題變得更為棘手,。

　　第四是芯片網(wǎng)絡(luò)問題。盡管每個芯粒本身設(shè)計(jì)不會發(fā)生死鎖,，其通信系統(tǒng)都可以很好地工作,，但是當(dāng)它們?nèi)窟B接在一起形成芯片網(wǎng)絡(luò)時，就可能出現(xiàn)了交通死鎖與流量堵塞問題,。超微半導(dǎo)體研究人員最近提出一種消除死鎖難題的方案,，如果能夠徹底解決死鎖問題，那么芯粒將為未來計(jì)算機(jī)設(shè)計(jì)的發(fā)展帶來新的動力,。

　　第五是供應(yīng)鏈重塑問題,。在芯粒模式下，EDA工具提供商,、芯片提供商,、封測提供商都要有所改變。比如芯粒模式中出現(xiàn)的問題可能最終都需要通過EDA工具的改進(jìn)來給出答案,，需要EDA工具從架構(gòu)探索,、到芯片實(shí)現(xiàn)、甚至到物理設(shè)計(jì)提供全面支持,。還有來自不同的芯片提供商的裸芯片進(jìn)入封裝提供商工廠的進(jìn)度同步問題,。

　　誰將笑到最后

　　好比撲克游戲,，“摜蛋”是在原有的撲克游戲 “跑得快”和“八十分”基礎(chǔ)上發(fā)展演化而來，摜蛋的最大魅力在于牌際組合間的變數(shù),，新手往往先把牌配死,，并擬好出牌計(jì)劃，然后守株待兔,，這是初級階段的呆板打法,，完美的靜態(tài)組合加上動態(tài)變化才是取勝之道。

　　芯粒模式就是一個新牌局,，芯粒模式及其商業(yè)化還在探索中,，商業(yè)模式創(chuàng)新可能會帶來新的出路。

　　芯片設(shè)計(jì)公司可以將自家的芯片以IP方式提供,，IP供應(yīng)商可以將軟核以硬核的方式提供,，芯片制造商和封裝測試供應(yīng)商可以提供整體的封裝方案，分銷商也可以提供進(jìn)行芯片整合,。甚至某些天才工程師完全可以成立獨(dú)立設(shè)計(jì)工作室,，去做自己擅長的特定功能芯片，然后以芯粒模式出售給芯片產(chǎn)品公司,。

　　封裝進(jìn)入新階段,，笑看天下風(fēng)云起。芯粒模式將極大改變封裝業(yè)的格局,，進(jìn)而改變整個芯片產(chǎn)業(yè)格局,。