比利時(shí)的獨(dú)立半導(dǎo)體高科技研究機(jī)構(gòu)——imec每年都會(huì)在東京舉辦“imec Technology Forum（ITF） Japan”,，并介紹他們的年度研發(fā)成果，今年考慮到新冠肺炎的蔓延,，于11月18日在線舉行,。

　　首先，imec的CEO兼總裁Luc Van den hove先生做了主題演講并介紹了imec的整體研究?jī)?nèi)容,，并強(qiáng)調(diào)指出,，imec通過與ASML通力合作研發(fā)并實(shí)現(xiàn)新一代高解析度EUV曝光技術(shù)（高NA EUV Lithography），促使摩爾定律繼續(xù)發(fā)揮作用，且即使工藝微縮化達(dá)到1納米后,，摩爾定律也會(huì)繼續(xù)存在,。

　　CEO兼總裁Luc Van den hove先生在ITF Japan 2020上做主題演講。強(qiáng)調(diào)“摩爾定律不會(huì)總結(jié)”,。（圖片出自：筆者在ITF Japan 2020上的截圖）

　　不僅是日本半導(dǎo)體企業(yè),，其他很多半導(dǎo)體企業(yè)也都認(rèn)為“摩爾定律已經(jīng)終結(jié)”、“成本高,、收益低”,，因此相繼放棄研發(fā)工藝的微縮化，imec始終提倡為摩爾定律續(xù)命,，因此是當(dāng)下全球最尖端的微縮化研究機(jī)構(gòu),。

　　日本的曝光設(shè)備廠家也在研發(fā)階段放棄了EUV曝光技術(shù)（這對(duì)實(shí)現(xiàn)超微縮化是必須的），而imec和ASML合作拿公司的命運(yùn)做賭注,，時(shí)至今日一直在研發(fā)   ,。

　　Imec公布了1納米以后的邏輯半元件的技術(shù)藍(lán)圖

　　Imec在ITF Japan 2020上公布了3納米、2納米,、1.5納米以及1納米及后續(xù)的邏輯元件的技術(shù)藍(lán)圖。

　　Imec的邏輯元件的微縮化技術(shù)藍(lán)圖,。（圖片出自：ITF Japan 2020上的演講資料）

　　第一行的技術(shù)節(jié)點(diǎn)（Node）名下面記錄的PP為Poly-silicon排線的中心跨距（Pitch,，nm），MP為金屬排線的中心跨距（Pitch,，nm）,。此處，我們需要注意的是,，以往的技術(shù)節(jié)點(diǎn)指的是最小加工尺寸,、柵極（Gate）的長(zhǎng)度，如今不再指某個(gè)特定場(chǎng)所的物理長(zhǎng)度,，而是一個(gè)符號(hào),。

　　此處的展示的采用了BPR、CFET,、2D材料的溝槽（Channel）結(jié)構(gòu)以及材料已經(jīng)在別處的演講中提及,。

　　EUV的高NA化對(duì)于進(jìn)一步實(shí)現(xiàn)微縮化至關(guān)重要

　　TSMC和三星電子從7納米開始在一部分工程中導(dǎo)入了NA=0.33的EUV曝光設(shè)備，也逐步在5納米工藝中導(dǎo)入,，據(jù)說,，2納米以后的超微縮工藝需要更高解析度的曝光設(shè)備、更高的NA化（NA=0.55）,。

　　隨著邏輯元件工藝微縮化的發(fā)展,，EUV曝光設(shè)備的技術(shù)藍(lán)圖。（圖片出自：ITF Japan 2020上的演講資料）

　　ASML已經(jīng)完成了高NA EUV曝光設(shè)備的基本設(shè)計(jì)（即NXE：5000系列），預(yù)計(jì)在2022年前后實(shí)現(xiàn)商業(yè)化,。這款新型設(shè)備由于光學(xué)方面實(shí)現(xiàn)了大型化,，因此尺寸較大，據(jù)說可達(dá)到以往潔凈室（Clean Room）的天花板,。

　　現(xiàn)有的,、用于量產(chǎn)的EUV曝光設(shè)備（NA=0.33，前圖）和新一代的高NA EUV曝光設(shè)備（NA=0.55,，后圖）的尺寸的比較,。（圖片出自：ITF Japan 2020上的演講資料）

　　一直以來，ASML都和imec以合作的形式研發(fā)光刻技術(shù),，為了推進(jìn)采用了高NA EUV曝光設(shè)備的光刻工藝的研發(fā),，imec在公司內(nèi)新設(shè)立了“IMEC-ASML HIGH NA EUV LAB”，以共同研發(fā),，且計(jì)劃和材料廠家共同研發(fā)光掩模（Mask）,、光刻膠（Resist）等材料。

　　ASML-IMEC的高NA EUV研究中心的印象圖,。（圖片出自：ITF Japan 2020上的演講資料）

　　最后,，Van den hove先生表示未來會(huì)繼續(xù)推進(jìn)微縮化：“實(shí)現(xiàn)邏輯元件工藝微縮化的目的在于俗稱的PPAC，即Power（功耗）的削減,、Performance（電氣性能）的提高,、Area（空間面積）的縮小、Cost（成本）的削減,。當(dāng)微縮化從3納米,、2納米、1.5納米發(fā)展到1納米以后,，即發(fā)展到Sub-1納米的時(shí)候,，需要考慮的因素不僅是以上四項(xiàng)，還有環(huán)境（Environment）因素,，希望未來繼續(xù)發(fā)展適用于可持續(xù)發(fā)展社會(huì)的微縮化工藝,。”

　　在工藝微縮化過程中,，不僅重視以往的PPAC,，還增加了E（環(huán)境），即PPAC-E,。（圖片出自：ITF Japan 2020上的演講資料）