摩爾定律不僅僅是關(guān)于晶體管數(shù)量的簡(jiǎn)單經(jīng)驗(yàn)法則，它還是一種經(jīng)濟(jì),、技術(shù)和發(fā)展的力量——而且強(qiáng)大到足以推動(dòng)一些最大的芯片制造商采用面向未來(lái)的架構(gòu)方法。

　　這種力量促使 AMD 的一些主要架構(gòu)師通過(guò)采用chiplet（小芯片）方法,，圍繞曾經(jīng)預(yù)期的新技術(shù)開發(fā)節(jié)奏重新規(guī)劃路線。

　　我們稍后會(huì)詳細(xì)了解他們考慮的原因和考慮的內(nèi)容,，但首先,，奠定基礎(chǔ)很有用。

　　AMD公布了自己的內(nèi)部估計(jì)（右）,，并對(duì)過(guò)去十年多出現(xiàn)的重要新工藝節(jié)點(diǎn)的粗略日期進(jìn)行了估算,。請(qǐng)注意 14nm 發(fā)生的情況——新技術(shù)以兩年為周期的頻率不斷發(fā)展，但隨著這一跳躍,，它移動(dòng)到三年并繼續(xù)擴(kuò)展,。該圖表充分說(shuō)明了我們已經(jīng)非常了解的內(nèi)容——摩爾定律正在下滑，很快,，這種下滑將是急劇的,。

　　“制造集成芯片的成本一直在穩(wěn)步攀升，由于增加了掩模層（例如用于多重圖案化）,、更具挑戰(zhàn)性和更復(fù)雜的制造（先進(jìn)冶金,、新材料）等，最新一代芯片的成本急劇增加,，” AMD 團(tuán)隊(duì)解釋,。“處理器制造商不僅要為每個(gè)新的工藝節(jié)點(diǎn)等待更長(zhǎng)時(shí)間,，而且當(dāng)技術(shù)可用時(shí),，他們還必須支付更多費(fèi)用?！?/p>

　　成本壓力很明顯：在這一點(diǎn)上瞄準(zhǔn)更高的密度將減緩創(chuàng)新,，正如 AMD 團(tuán)隊(duì)指出的那樣，盡管高密度設(shè)備的最終價(jià)格可以抵消一些高成本,，“該行業(yè)現(xiàn)在正面臨著光刻掩模版的限制,，這是可以制造多大硅芯片的實(shí)際上限?！?/p>

　　“每個(gè)小芯片都是使用與單片情況相同的標(biāo)準(zhǔn)光刻程序制造的,，以生產(chǎn)更多數(shù)量的較小小芯片,。然后單個(gè)小芯片進(jìn)行 KGD 測(cè)試。現(xiàn)在,，對(duì)于與單片情況相同的故障分布,，每個(gè)潛在缺陷導(dǎo)致僅丟棄大約四分之一的硅量。小芯片可以單獨(dú)測(cè)試,，然后重新組裝并封裝到完整的最終 SoC 中,。總體結(jié)果是,，每個(gè)晶圓都可以產(chǎn)生數(shù)量明顯更多的功能性 SoC,。”

　　上面的示意圖顯示了一個(gè)假設(shè)的單片 32 核處理器,。AMD 表示,，他們自己的內(nèi)部分析和產(chǎn)品規(guī)劃練習(xí)表明，這樣的處理器在 14 納米工藝中需要 777 平方毫米的芯片面積,?！半m然仍處于光罩限制范圍內(nèi)，因此在技術(shù)上可制造,，但如此大的芯片將非常昂貴,，并使產(chǎn)品處于潛在的缺乏競(jìng)爭(zhēng)力的位置?！?/p>

　　大部分讀者已經(jīng)很清楚這些趨勢(shì),，但值得強(qiáng)調(diào)，因?yàn)檫@些壓力是 AMD 廣泛的小芯片戰(zhàn)略的核心,。盡管這種方法的成本很高,，但這就是全部。畢竟,，如果小芯片是一個(gè)明顯的贏家,，整個(gè)行業(yè)早就會(huì)追逐它了。

　　“小芯片設(shè)計(jì)需要更多的工程工作來(lái)將 SoC 劃分為正確數(shù)量和類型的小芯片,。存在多種可能性,，但并非所有可能性都能滿足成本限制、性能要求,、IP 和芯片重用的簡(jiǎn)易性等,，”AMD 團(tuán)隊(duì)解釋道。它還需要對(duì)互連進(jìn)行重大研發(fā),，涉及更長(zhǎng)的路線,，可能具有更高的阻抗、更低的可用帶寬,、更高的功耗和/或更高的延遲,。隨著電壓,、時(shí)序、協(xié)議,、SerDes 的變化,，以及能夠在更多元素上復(fù)制所有測(cè)試和調(diào)試，互連的復(fù)雜性變得更加雜草叢生——所有這些都使小芯片看起來(lái)不那么明顯,。

　　盡管存在這些復(fù)雜性,，但小芯片方法的大部分優(yōu)勢(shì)在基于四個(gè)復(fù)制小芯片的第一代 AMD EPYC 處理器中變得明顯。其中每個(gè)都有 8 個(gè)“Zen”CPU 內(nèi)核,，帶有 2 個(gè) DDR4 內(nèi)存通道和 32 個(gè) PCIe 通道,，以滿足性能目標(biāo)。AMD 不得不為四個(gè)小芯片之間的 Infinity Fabric 互連留出一些額外的空間,。設(shè)計(jì)團(tuán)隊(duì)討論了從第一次運(yùn)行中吸取的成本教訓(xùn)：

　　“在 14 納米工藝中,，每個(gè)小芯片的芯片面積為 213 平方毫米，總芯片面積為 4*213 平方毫米 = 852 平方毫米,。與假設(shè)的單片 32 核芯片相比，這意味著大約 10% 的裸片面積開銷,?；谑褂贸墒旃に嚰夹g(shù)的歷史缺陷密度數(shù)據(jù)的 AMD 內(nèi)部良率建模，我們估計(jì)四小芯片設(shè)計(jì)的最終成本僅為單片方法的約 0.59,，盡管總硅消耗量增加了約 10%,。”

　　除了降低成本之外,，他們還能夠在產(chǎn)品中重復(fù)使用相同的方法,，包括使用它們構(gòu)建一個(gè) 16 核部件，使 DDR4 通道增加一倍并提供 128 個(gè) PCIe 通道,。

　　但這一切都不是免費(fèi)的,。當(dāng)小芯片通過(guò) Infinity Fabric 進(jìn)行通信時(shí)會(huì)引入延遲，并且由于同一小芯片上的 DDR4 內(nèi)存通道數(shù)量不匹配,，因此必須謹(jǐn)慎處理某些內(nèi)存請(qǐng)求,。

　　這些教訓(xùn)被用于第二代 7nm Epyc 處理器。有關(guān)于各種權(quán)衡和技術(shù)挑戰(zhàn)的令人難以置信的豐富的討論,，以及成本和性能,。包括封裝決策背后的因素，共同設(shè)計(jì)挑戰(zhàn),，優(yōu)化和類似的方法的跨產(chǎn)品的擴(kuò)展,。

　　“除了技術(shù)挑戰(zhàn)之外，在如此多的細(xì)分市場(chǎng)中實(shí)施如此廣泛的小芯片方法還需要技術(shù)團(tuán)隊(duì),、業(yè)務(wù)部門和我們的外部合作伙伴之間的大量合作和信任,，”該團(tuán)隊(duì)總結(jié)道,。

　　“跨市場(chǎng)的產(chǎn)品路線圖必須仔細(xì)協(xié)調(diào)并相互安排，以確保在合適的時(shí)間推出合適的芯片以推出每種產(chǎn)品,。意外的挑戰(zhàn)和障礙可能會(huì)出現(xiàn),，世界一流且充滿激情的 AMD 工程團(tuán)隊(duì)遍布全球。AMD 小芯片方法的成功既是工程上的壯舉,，也是對(duì)擁有不同技能和專業(yè)知識(shí)的團(tuán)隊(duì)的力量的證明,，他們?yōu)閷?shí)現(xiàn)共同的目標(biāo)和共同愿景而共同努力?！?/p>