現(xiàn)今先進的芯片設(shè)計可能需要數(shù)百名設(shè)計工程師，配備最先進的 EDA 設(shè)計工具,，耗費2-4年時間才能完成,。EDA開發(fā)廠商和先進AI芯片設(shè)計企業(yè)開始考慮，讓AI來輔助芯片設(shè)計是否可以加快設(shè)計流程,，減少人工和時間等資源的投入,？答案是肯定的，如果硬件開發(fā)變得更加敏捷和自主,，那么昂貴且漫長的芯片設(shè)計流程可能會從 2-3 年縮短到 2-3個月,。在新一代EDA設(shè)計工具中，AI扮演著至關(guān)重要的角色,。新思科技和Cadence等EDA廠商,，以及谷歌和英偉達等AI芯片設(shè)計公司已經(jīng)開始借助AI進行復(fù)雜的芯片設(shè)計，而且取得了驚人的效果,。
芯片設(shè)計AI化
去年,，新思科技發(fā)布DSO.ai（Design Space Optimization AI）軟件，可以讓IC設(shè)計工程師更自主地確定在芯片上排列布局的最佳方式以減少面積和降低功耗，由此開始了EDA設(shè)計的人工智能化進程,。利用強化學(xué)習(xí)（reinforcement learning）,，DSO.ai 可以根據(jù)設(shè)計目標來評估數(shù)十億個替代方案，并快速產(chǎn)生明顯優(yōu)于優(yōu)秀工程師的設(shè)計方案,。DSO.ai能夠解決的問題/方案的潛力是巨大的：在芯片上排放各種組件的可能方案數(shù)量大約有10的9萬次方個（1090,000）,。相比之下，谷歌AI在2016 年掌握的圍棋走法只有10的360次方個（10360 ）,。既然利用強化學(xué)習(xí)的AI下棋可以比世界冠軍更好,，如果愿意花計算時間去做，AI應(yīng)該可以設(shè)計出比天才工程師更好的芯片來,。DSO.ai的試驗結(jié)果令人印象深刻,，實現(xiàn)了18% 的工作頻率提高，而且功耗降低了 21%,，同時將工程時間從六個月縮短到一個月,。
最近谷歌和英偉達也發(fā)布了類似的結(jié)果。另一家EDA開發(fā)廠商Cadence也發(fā)布了Cerebrus智能芯片探索器工具,，這是一個類似于新思DSO.ai 的AI優(yōu)化設(shè)計平臺,。在探討這些最新AI設(shè)計趨勢之前，讓我們先看一下半導(dǎo)體設(shè)計空間的變化,。
Gajski-Kuhn圖是一個很好的起點,，它描繪了芯片設(shè)計沿三個軸進行的所有步驟：
第一個軸是行為級別（Behavioral），在此軸上架構(gòu)師定義芯片要做什么,，具體包括轉(zhuǎn)移功能,、邏輯、RTL,、算法和系統(tǒng),。
第二個軸是結(jié)構(gòu)級別（Structural），在此軸上架構(gòu)師確定芯片如何進行組織安排,，包括晶體管、門陣列和反轉(zhuǎn)觸發(fā)器,、ALU和寄存器,、子系統(tǒng)和總線、CP和存儲器,。
第三個軸是幾何級別（Geometry）,，在此軸上工程師定義芯片如何布局，包括多邊形,、單元和模塊規(guī)劃,、宏和平面規(guī)劃、集群,、芯片和物理分割,。
所有芯片設(shè)計團隊都圍繞這三個軸上的規(guī)范和步驟工作,，每一步都是向著中心目標（即交付給晶圓代工廠進行流片），按順時針方向推進下一階段的工作,。迄今為止,，AI的所有應(yīng)用都是在幾何空間或物理設(shè)計軸上，以解決摩爾定律的延緩問題,。
新思的DSO.ai是第一個將AI應(yīng)用到物理設(shè)計過程的嘗試者,，它生成的平面規(guī)劃圖功耗更低，運行頻率更高,，并且占用的空間比經(jīng)驗豐富的設(shè)計所能規(guī)劃的最佳空間還要小,。AI對生產(chǎn)力的深遠影響值得關(guān)注，DSO.ai用戶能夠在幾天內(nèi)實現(xiàn)過去需要專家團隊花費數(shù)周才能完成的工作,。
谷歌和英偉達的研究團隊都發(fā)表了利用強化學(xué)習(xí)進行物理設(shè)計的研究論文,。谷歌利用AI對其下一代 TPU芯片設(shè)計進行平面布局規(guī)劃，而且正在研究AI在架構(gòu)優(yōu)化方面的作用,。英偉達同樣專注于容易實現(xiàn)的成果：布局規(guī)劃,。他們將會利用其內(nèi)部擁有的所有GPU計算能力，并使用人工智能來設(shè)計更好的AI芯片,。
Cerebrus智能芯片探索器
Cadence 最近推出了名為 Cerebrus 的“智能芯片探索器”,，通過強化學(xué)習(xí)來優(yōu)化物理設(shè)計流程。Cerebrus在功能上與新思的DSO.ai 類似,，專注于物理設(shè)計,。雖然谷歌和英偉達可能有足夠的資源和知識來開發(fā)自己的 AI 以進行芯片設(shè)計優(yōu)化，但他們可能只是為自己所用,，而大多數(shù)芯片設(shè)計公司和項目仍會選擇來自EDA 供應(yīng)商的工具,。Cadence Cerebrus的發(fā)布似乎進一步驗證了強化學(xué)習(xí)技術(shù)作為芯片設(shè)計方法論的下一個重大轉(zhuǎn)變。我們相信,，隨著設(shè)計師越來越習(xí)慣讓機器決定布局,，以及競爭壓力的增加，AI將逐漸滲透到IC設(shè)計流程的各個部分,。
圖片提高生產(chǎn)力一直是芯片設(shè)計歷史演進中的主旋律,。在芯片設(shè)計的初級階段，每個晶體管都要單獨創(chuàng)建,，并在完全自定義的布局編輯器中手動連接,，這是一個非常耗時的過程。為了提高效率,，數(shù)字芯片設(shè)計開始采用標準單元和原理圖網(wǎng)表方法,，這使得工程師實現(xiàn)數(shù)字邏輯
設(shè)計的速度更快，但手動創(chuàng)建原理圖網(wǎng)表需要花費大量精力。當桌面Unix工作站出現(xiàn)后,，每個工程師都開始擁有更大的計算能力,，因此RTL綜合變得流行起來。芯片設(shè)計人員可以使用 VHDL 和 Verilog 等高級語言捕獲數(shù)字邏輯功能,，并輕松合成包括數(shù)百萬門的網(wǎng)表,。然而，生產(chǎn)力的巨大飛躍帶來了另一個問題,，即如何布局數(shù)百萬的標準單元,？ 因此，繼RTL 綜合之后,，自動布局布線系統(tǒng)被開發(fā)出來?，F(xiàn)在大型網(wǎng)表也可以迅速實施，EDA又一次顯著提高了生產(chǎn)力,。
Cadence的Cerebrus建立在大規(guī)模計算和機器學(xué)習(xí)架構(gòu)之上,，并充分利用了完整的 Cadence數(shù)字全流程解決方案。Cerebrus借助獨特的強化機器學(xué)習(xí)引擎來提供更好的設(shè)計 PPA 結(jié)果（性能,、功耗和面積）,。通過使用完全自動化、機器學(xué)習(xí)驅(qū)動的 RTL-to-GDS 全流程優(yōu)化技術(shù),，Cerebrus 可以比手動調(diào)整的流程更快地交付這些更好的 PPA 結(jié)果,，從而極大提高工程設(shè)計團隊的生產(chǎn)力。
Cerebrus 使用可擴展分布式計算技術(shù)資源,，無論是本地還是云端,，都可以加速復(fù)雜SoC設(shè)計的流程。
結(jié)語
無論是AI芯片設(shè)計企業(yè)（NVIDIA 和 Google）,，還是EDA工具開發(fā)商（新思科技和Cadence）,，都在嘗試以AI為主導(dǎo)的芯片設(shè)計優(yōu)化，以改善性能,、成本和能耗,。毫無疑問，NVIDIA 和谷歌正在集中精力設(shè)計開發(fā)更好的GPU和Cloud TPU,，以提高他們各自的市場競爭優(yōu)勢,。但是，AI 優(yōu)化只是他們用來幫助改進自己產(chǎn)品和服務(wù)的工具,。
全球EDA的領(lǐng)導(dǎo)者已經(jīng)開啟AI設(shè)計的新紀元，新思的DSO.ai和Cadence的Cerebrus平臺將率先在物理設(shè)計中發(fā)揮超越人類工程師的AI優(yōu)勢,，加速當今最復(fù)雜芯片的設(shè)計流程,。
在即將于10月12號舉行的Cadence Live中國區(qū)線上用戶大會上，Cadence公司CEO陳立武、Cadence總裁Anirudh Devgan 博士,、芯原公司董事長/總裁兼CEO戴偉民博士將為觀眾帶來復(fù)雜芯片設(shè)計和最新EDA技術(shù)趨勢的主題演講,，感興趣的朋友請即報名參會。