ASML 已宣布計(jì)劃開發(fā)一種新的EUV（極紫外）光刻系統(tǒng)。EUV 光刻工具現(xiàn)在在世界上最先進(jìn)的半導(dǎo)體市場中非常重要,。據(jù)該領(lǐng)域唯一供應(yīng)商 ASML 的高管稱,，隨著這種新設(shè)備的開發(fā),，摩爾定律預(yù)計(jì)將至少在未來 10 年內(nèi)得到延續(xù)。

　　在接受媒體采訪時，ASML 副總裁 Teun van Gogh 表示，“我們將能夠在 2023 年上半年向我們的客戶提供新一代的高數(shù)值孔徑（NA）產(chǎn)品,，數(shù)值預(yù)計(jì)從現(xiàn)有設(shè)備的 0.33 增加到 0.55。有了這種新設(shè)備,，半導(dǎo)體制造商至少在未來 10 年內(nèi)將能夠?qū)崿F(xiàn)遠(yuǎn)遠(yuǎn)超出目前 2 納米限制的工藝技術(shù),。”

　　“我們一直致力于提供工具來支持我們的客戶,，大約每兩年一次,。到 2023 年底,，當(dāng)我們可以開始出貨

　　更高 NA 的設(shè)備時，我們將獲得更多的客戶支持,。我們將能夠提供更多的客戶支持,。我們有信心這項(xiàng)新技術(shù)將為未來 10 年提供進(jìn)一步的客戶支持?！?/p>

　　ASML 預(yù)測“半導(dǎo)體制造商將首先將 0.55NA 用于最先進(jìn)的晶圓層，以通過應(yīng)用新技術(shù)來擴(kuò)大生產(chǎn),，這是一種極具成本效益的單次曝光 EUV 工藝,。對于成熟工藝來說，單次曝光 0.55NA 技術(shù)有望在未來 6 年內(nèi)達(dá)到極限,，因此半導(dǎo)體制造商將能夠再次使用 multi-patterning 進(jìn)一步提高晶體管密度并實(shí)現(xiàn)更多復(fù)雜的工藝節(jié)點(diǎn),。”

　　ASML 是全球唯一的 EUV 設(shè)備制造商,。2010年首次為“亞洲客戶公司”（公司名稱未公開）提供原型EUV工具,。半導(dǎo)體制造領(lǐng)域目前分為使用 EUV 設(shè)備的制造商和不使用 EUV 設(shè)備的制造商。EUV 被臺積電,、三星電子,、英特爾等使用，為蘋果,、聯(lián)發(fā)科和高通等客戶公司提供尖端芯片,。與此同時，不使用 EUV 的半導(dǎo)體制造商在多年前就已經(jīng)放棄了尖端節(jié)點(diǎn),。通過放棄數(shù)十億美元的資本投資,，它尋求增加舊生產(chǎn)線的利潤，并專注于幾乎無法享受工藝小型化帶來好處的產(chǎn)品,。

　　在中國以外,，只有英特爾、臺積電和三星可以使用 EUV 進(jìn)行邏輯制造,。據(jù) Hosseini 稱,，三星、SK 海力士和美光科技將在 DRAM 應(yīng)用中使用 EUV,。

　　Hosseini 表示,，預(yù)計(jì)臺積電等領(lǐng)先半導(dǎo)體代工廠將在未來幾年內(nèi)通過部署 ASML 的 0.55NA 工具來克服他們目前在 3nm 工藝技術(shù)方面面臨的障礙。

　　Foundry 實(shí)現(xiàn) 3nm 工藝的唯一方法是使用 EUV 的多重圖案,。然而,，這將顯著增加晶圓成本。代工廠避免 EUV 多重圖案化的唯一方法是使用高 NA （0.55）設(shè)備,。

　　Hosseini 表示,，“臺積電尚未投入實(shí)際使用,，但 3nm 節(jié)點(diǎn)不會像先前預(yù)期的那樣成功。3nm 節(jié)點(diǎn)將無法充分增加晶體管密度,，并且由于互連間距將大于預(yù)計(jì),，晶體管成本將與現(xiàn)有4nm節(jié)點(diǎn)大致相同，性能提升將受到限制,?！?/p>

　　據(jù)他介紹，半導(dǎo)體市場的“三巨頭”臺積電,、三星,、英特爾都意識到了這種壁壘的存在，將率先在2nm實(shí)現(xiàn)新的GAA（Gate All Around）FET技術(shù),。節(jié)點(diǎn),。據(jù)說他正在參與競賽。對于代工市場的領(lǐng)導(dǎo)者臺積電來說,，3D 芯片的關(guān)鍵技術(shù)轉(zhuǎn)型之一預(yù)計(jì)將是從 FinFET 器件到 3nm/2nm 節(jié)點(diǎn)的新型 GAA FET 的過渡,。

　　Hosseini在一份研究報告中表示，“三大半導(dǎo)體制造商目前都在爭相開發(fā)2nm的GAA晶體管技術(shù),，但在3nm節(jié)點(diǎn)之后,，同樣的趨勢將在2021年到2024年繼續(xù)。我們將繼續(xù)將晶體管密度提高到2.2億每平方毫米,，目標(biāo)是實(shí)現(xiàn)約 30 納米的互連間距,。

　　半導(dǎo)體制造商可以通過采用multi-patterning來提高晶體管密度，但另一方面,，半導(dǎo)體制造過程中的步驟數(shù)量增加,，每次掃描EUV消耗的能量也增加，導(dǎo)致制造成本更高,。向上,。

　　”當(dāng)然，多次曝光會增加步驟的數(shù)量,，“ASML EUV NXE 業(yè)務(wù)線副總裁 Marco Pieters 在接受采訪時表示,。縱觀所有必要的步驟,，我們可以看到,，不僅是結(jié)果光刻和光刻工具的能量，還涉及氣相沉積技術(shù),?！?/p>

　　Pieters 說：“幾年前，當(dāng) 0.33NA EUV 設(shè)備首次面世時,，ASML 的客戶從使用 DUV（深紫外）光刻的多圖案技術(shù)轉(zhuǎn)向單次曝光 EUV,?！鞭D(zhuǎn)變已經(jīng)完成，但單次曝光EUV 已經(jīng)達(dá)到極限,?！?/p>

　　”現(xiàn)在，客戶已經(jīng)傾向于在多重圖案化方法中使用 EUV,。對于只需要使用現(xiàn)有 EUV 進(jìn)行單一圖案化的層,，客戶繼續(xù)具有高 NA。由于 0.33NA 預(yù)計(jì)將并行使用,，因此 0.33NA 和 0.55 NA未來將繼續(xù)共存,。“

　　SIG 的 Hosseini 說：”帶有 EUV 掃描儀的半導(dǎo)體制造商正試圖通過轉(zhuǎn)向多圖案來擠出更多產(chǎn)品,?！?/p>

　　”EUV 多重圖案化是從 4nm 到 3nm,，最終到 3nm+ 的唯一途徑,，“Hosseini 說。

　　ASML 似乎在說,，”客戶仍有可能在 0.33NA 的EUV設(shè)備上實(shí)現(xiàn)新的技術(shù)節(jié)點(diǎn),。“

　　”0.33NA EUV 將在未來與下一個多個節(jié)點(diǎn)一起使用,，即所謂的 2nm 及以上,，“Pieters 說。但是,，半導(dǎo)體制造商會以不同的方式指定工藝節(jié)點(diǎn),。

　　Hosseini在一份研究報告中表示，”臺積電目前量產(chǎn)的5nm+相當(dāng)于英特爾已經(jīng)開始量產(chǎn)的‘10nm SuperFin’,。在這兩種情況下,，晶體管密度都是每平方毫米超過1.75億，互連間距低于30納米,?！?/p>