你可能不知道,,問世超過 20 年的 DUV 光刻機(jī),還在發(fā)光發(fā)熱,。
使用浸潤式 DUV 光刻機(jī) + 多重曝光技術(shù)生產(chǎn) 5nm 芯片完全可行,,不計代價的情況下甚至能做到 3nm。
盡管理論上可行,,且在 7nm 節(jié)點(diǎn)上已被部分晶圓廠驗證過,,但這需要諸多條件同時滿足,比如多重曝光中關(guān)鍵的 " 套刻精度 " ——多次曝光之間圖形對準(zhǔn)的精度,。
此外,,也涉及到許許多多的制程手段,比如相移光罩,、模型光學(xué)臨近效應(yīng)修正,、過蝕刻、反演光刻等,,甚至基于最新的定向自組裝光刻技術(shù),,在不依賴更高分辨率光刻的情況下,也有生產(chǎn) 5nm 芯片的可能性,。
當(dāng)然,,這么做需要付出高昂的成本,一般晶圓廠不會采用這種極端的手段來量產(chǎn)先進(jìn)工藝芯片,,畢竟主流的方案都是經(jīng)過市場優(yōu)勝劣汰,,篩選出來的最符合商業(yè)邏輯的制造方式。
我們先從一個基礎(chǔ)知識講起,,但如果你對工藝節(jié)點(diǎn)有系統(tǒng)的認(rèn)知,,可跳過第一部分。
5nm 是文字游戲,?
想要搞清楚浸潤式光刻機(jī) + 多重曝光到底能否做到 5nm 之前,,需要先厘清什么是 5nm。正好這兩天,也有人把這個話題又拿出來吵,,說 ASML 揭了晶圓廠的老底,。
在展開說線寬的話題之前,我們需要知道,,晶體管的作用,,線寬在這里面扮演的價值。
晶體管通過柵極(Gate)來控制電路的導(dǎo)通和截止,,導(dǎo)通代表 1,,截止代表 0,以此來實(shí)現(xiàn)二進(jìn)制計算,。柵極長度(Gate length)越小,,電流通過晶體管的源極(Source)、漏極(Drain)的速度就越快,,即芯片的性能越強(qiáng),。
圖 1:MOSFET 場效晶體管平面結(jié)構(gòu)示意圖
過去,晶體管的柵極長度被定義為線寬,,和工藝節(jié)點(diǎn)名保持一致,,光刻、沉積,、刻蝕,、擴(kuò)散都是縮小線寬的核心制程。
隨著 FinFET,、Nanasheet 這些立體的晶體管結(jié)構(gòu)的問世,,半導(dǎo)體行業(yè)開始突出等效性能的概念——雖然叫 14nm,但它的柵極長度遠(yuǎn)不止 14nm,。例如,,英特爾的 14nm 工藝,柵極長度是 24nm,,臺積電的 7nm 工藝,,柵極長度是 22nm。
另一方面,,線寬并不能作為衡量晶體管密度的特征參數(shù),,這是因為即便線寬很小,但如果柵極之間的間距很大,,單位面積內(nèi)容納的晶體管數(shù)量依然無法提升,。這個時候,如果要表示元件的微縮程度,,就需要引出另一個關(guān)鍵指標(biāo)——周距(Pitch,,也有節(jié)距的叫法),,如下圖。比如,,過去 1 個單位面積下有 9 個晶體管,通過縮小周距,,可容納 10 個晶體管,。
圖 2:線寬 / 柵極長度、周距與半周距的關(guān)系
90 年代,,0.35μm 以前,,工藝節(jié)點(diǎn)、半周距(Half pitch,,即周距的一半)與柵極長度均一致,,但在這之后,半周距,、柵極長度與節(jié)點(diǎn)的對應(yīng)關(guān)系出現(xiàn)分歧,。從下面的圖表我們可以清楚看出節(jié)點(diǎn),半周距與柵極長度的關(guān)系與演變,。
回到最開始的話題,,當(dāng)我們在說 5nm 的時候,其實(shí)只是在說它的制程節(jié)點(diǎn),,而并不是實(shí)際的線寬,。
許多朋友喜歡說,現(xiàn)在各家半導(dǎo)體大廠宣稱的多少 nm 工藝都是營銷話術(shù),,嚴(yán)格意義上,,20 年前所有工藝節(jié)點(diǎn)都是如此。10 年前,,行業(yè)進(jìn)入 14nm 的 FinFET 立體結(jié)構(gòu)時代,,則徹底地打破節(jié)點(diǎn)、周距,、柵極長度與線寬的關(guān)聯(lián),。
沒有統(tǒng)一的標(biāo)準(zhǔn)自然會被企業(yè)拿來玩文字游戲、模糊概念,,三星在其 14nm 節(jié)點(diǎn)上首開先河,,臺積電為了不落人后馬上跟進(jìn),但保守的定義為 16nm,,只有自詡為 " 摩爾定律 " 堅定追隨者的英特爾,,當(dāng)時還在死磕傳統(tǒng)線寬的命名方式,直到 2021 年才全面修改節(jié)點(diǎn)命名,,跟隨競爭對手的節(jié)奏,。
但這有問題嗎,?其實(shí)一點(diǎn)問題都沒有。
晶體管早就從平面變?yōu)榱Ⅲw結(jié)構(gòu),,如果我們把線寬的概念轉(zhuǎn)化為單位晶體管密度(MTr/mm2,,即每平方毫米百萬晶體管數(shù)),會發(fā)現(xiàn)摩爾定律并沒有消亡,,只是以一種不同的形態(tài)繼續(xù)生效——晶體管單位密度仍一直在增加——原本摩爾定律規(guī)定的就是 " 晶體管數(shù)量每 18 個月提升一倍 ",。
晶體管密度江湖里的搏殺
針對晶體管的各種特征尺寸多而復(fù)雜,每個廠商都有不同的定義設(shè)計,,不同廠商相同制程工藝的產(chǎn)品也不完全具有可比性,。
目前直觀比較各家制程差異的唯一辦法,就是回歸摩爾定律的本質(zhì),,對比晶體管密度,,即單位面積內(nèi)的晶體管數(shù)量。
根據(jù)上表的數(shù)據(jù),,在 14nm 節(jié)點(diǎn)英特爾,、臺積電、三星單位晶體管數(shù)量都是每平方毫米 0.3 億顆左右,。
10nm 開始,,英特爾將 14nm+++ 改為 Intel 10,名字是跟上了,,但晶體管數(shù)量卻成了倒數(shù)第一,,而三星則是在 10nm 的優(yōu)化版,即三星的 8nm 節(jié)點(diǎn),,才提升至與臺積電大致水平,。
2018 年臺積電利用浸潤式光刻機(jī) 1980Ci,配合四重曝光技術(shù)率先量產(chǎn) 7nm,,三星在隔年以更先進(jìn)的 EUV 光刻機(jī)應(yīng)戰(zhàn),,但失去了先機(jī)。加上對 EUV 光刻機(jī)的熟悉不足,,結(jié)果良率低下,,最后以自家三星手機(jī)放棄獵戶座芯片,轉(zhuǎn)而搭載高通芯片以及開出比臺積電低 30% 的代工費(fèi)用,,勉強(qiáng)留下大客戶高通,。英特爾這時候還在擠 14nm+++ 的牙膏,7nm 一役臺積電大殺四方,。
臺積電 7nm 從 DUVi 的 N7,、N7P,到 EUV 的 N7+ 及 N6 共四個版本,,晶體管密度從 0.91 提升到 1.16 億,,三星為 0.95 億,,英特爾 2020 年才量產(chǎn) 1 億晶體管密度,而在這個節(jié)點(diǎn)上,,臺積電已先一步幫華為生產(chǎn)出全球首款 5nm 手機(jī)芯片麒麟 9000,,晶體管密度達(dá) 1.5 億 +。
2020 年,,三星宣布量產(chǎn) 5nm,,但晶體管密度只從 7nm 的 0.95 億小幅提升至 1.27 億,改良版 4nm 也只有 1.37 億晶體管,,遠(yuǎn)遠(yuǎn)不如臺積電初代 5nm 的 1.5 億,與臺積電 1.8 億的 5nm 改良版 N4P 差距更大,,只能算作 7nm 的升級版,。3nm 節(jié)點(diǎn)上,三星也存在類似的問題,。
2021 年英特爾宣布全面改名節(jié)點(diǎn),,英特爾 10nm 改成 Intel 7,原本的 7nm 改成 Intel 4,,并把后續(xù)節(jié)點(diǎn)細(xì)化成了 Intel 3,、Intel 20A、 Intel 18A,。英特爾 CEO 帕特 · 基辛格雖然提出了 4 年 5 個節(jié)點(diǎn)的路線圖,,但實(shí)際上 Intel 7 本身就是已量產(chǎn)的 10nm,Intel 4 與 Intel 3 是同一節(jié)點(diǎn)的細(xì)分優(yōu)化版本,,所以這 5 年真正要攻克的是 3 個節(jié)點(diǎn),。
根據(jù)我們的了解,Intel 18A 進(jìn)度大概率要延后,,至少得 2026 年或者更久,,而 2025 年底臺積電第一代的 2nm 可以量產(chǎn)。但目前蘋果 3nm 和 2nm 的案子都在跑,,明年的 A19 是否采用臺積電的 2nm,,將會在 2025 年第一季度視 2nm 產(chǎn)線的良率做最后定案。這也與去年蘋果 A17 搶發(fā)第一代 3nm,,但升級效果不明顯有關(guān),,畢竟 N4P 與 N3B,晶體管密度分別為 1.8 億,、1.9 億,,提升并不明顯。
所以,,今年蘋果很可能會改變打法,,讓臺積電繼續(xù)深挖 3nm 潛能,,比如今年蘋果 A18 將采用 N3P,雖說跟去年的 A17 一樣都是 3nm,,但其晶體管密度從 1.9 億到 2.8 億,。對比其他競品的 3nm,目前晶體管密度都還在 1.8 億以下,,且都是良率很低的小批量生產(chǎn),。
有一個現(xiàn)象是值得注意的:摩爾定律的節(jié)點(diǎn)推進(jìn)時間從原本 18 個月到 24 個月,進(jìn)入 7nm 以后則是延緩到 30 個月,,2018 年量產(chǎn) 7nm,,2020 年量產(chǎn) 5nm,2023 量產(chǎn) 3nm,,2025 量產(chǎn) 2nm,,大概為 2~3 年推進(jìn)一代。以目前可知技術(shù)來看,,1.4nm 還能保持目前速度,,1nm 往后節(jié)點(diǎn)大概率拉長到 40 個月以上,但這只是線寬微縮的放緩,,并不影響晶體管數(shù)量的提升,。
在可以確定的 20 年內(nèi),芯片晶體管的總數(shù)將持續(xù)快速增長,,甚至在單芯片功耗上超越原本的摩爾定律,,比如 3 月份臺積電的劉德音與黃漢森在 IEEE 發(fā)表的文章,預(yù)測未來 10 年內(nèi),,人類就可以制造出一萬億顆晶體管的 GPU 單芯片,,而且未來不再是通過單一的制程手段改善來提升晶體管數(shù)量,立體結(jié)構(gòu)的優(yōu)化,、2D 新材料以及先進(jìn)封裝每一個技術(shù),,都能有效并持續(xù)提升晶體管數(shù)量。
量產(chǎn)與良率成為模糊地帶
過去搶先量產(chǎn),,是英特爾,、三星、臺積電三強(qiáng)競爭的關(guān)鍵,,誰先量產(chǎn)誰就能掌握先機(jī),。
但現(xiàn)在,各家對節(jié)點(diǎn)定義的差距巨大,,比如都說自己是 5nm,,但晶體管密度天差地別,從這個角度來看,,對臺積電還有一點(diǎn)點(diǎn)威脅的是英特爾,,三星已經(jīng)不在競爭的行列,。
三星還有個玩法就是在良率上動手腳,一個新節(jié)點(diǎn)多少良率才算是達(dá)到量產(chǎn)水平,,這是最說不清的,。按臺積電的做法,有外部客戶愿意基于當(dāng)前良率下單,,并順利產(chǎn)出才稱為量產(chǎn),,也就是所謂的商業(yè)量產(chǎn)。
三星每個節(jié)點(diǎn)的首發(fā)客戶基本都是內(nèi)部的三星電子,,一般在低良率階段開啟風(fēng)險試產(chǎn)并同時對外宣稱量產(chǎn),。
將研發(fā)中個位數(shù)良率拿來宣布量產(chǎn),這么做只是為了宣傳,,不會有任何實(shí)質(zhì)意義,,因為良率不足的壞片,慣例是由客戶承擔(dān),,同等密度情況下,客戶肯定是優(yōu)先下單給良率最高的晶圓廠,。在密度跟良率都落后的情況下,,只有降低代工費(fèi)用才能搶到零星客戶,還得承擔(dān)良率不足的壞片成本,,但晶圓廠這么干,,沒有任何賺錢的可能性。
有一點(diǎn)需要注意,,相關(guān)廠家有時候會透露自己良率已經(jīng)到 60% 甚至 80%,,但這其中也有模糊地帶。一般情況下 80% 的良率,,只是對應(yīng)礦機(jī) ASIC 這種簡單芯片,,手機(jī) AP(Application Process,手機(jī)中的應(yīng)用處理器 CPU)的良率則有可能不到 50%,,而如果是 GPU 這類面積大的芯片可能只有 20% 出頭,。
同樣的 7nm 工藝,生產(chǎn)不同產(chǎn)品良率截然不同,,但廠家可能只告訴你最好的那個,,這也是行業(yè)的貓膩之一。
晶圓廠的量產(chǎn)時間與良率是一個可以大做文章的模糊地帶,,這種對比絕非簡單制程節(jié)點(diǎn)的同比,,而要看單位面積的晶體管密度,以及真正可以拿到商業(yè)客戶訂單的量產(chǎn)時間與良率,,才叫商業(yè)量產(chǎn),。
2020 年,,三星宣布量產(chǎn) 5nm 芯片,看似贏了對手,,但一比較兩者晶體管密度與良率,,就會得出完全相反的結(jié)論。
沒有 EUV,,怎么做 5nm,?
前面的幾個部分,給大家講了過去的 5nm,、現(xiàn)在的 5nm 對應(yīng)的概念,。簡單總結(jié):20 年前如果說 5nm,對應(yīng)的就是線寬,,晶體管的柵極長度,,但是今天再說 5nm,實(shí)際上就是一個工藝節(jié)點(diǎn)的符號,,比起這個符號,,單位面積下的晶體管密度才能判斷出是否真的是 5nm。
接下來,,我們將通過一系列的講解,,來告訴大家,在沒有 EUV 光刻機(jī)的情況下,,通過哪些手段,,來實(shí)現(xiàn)所謂的 "5nm""3nm",這部分內(nèi)容在林本堅博士的《光學(xué)微影縮 IC 百萬倍》講座中也做了非常詳細(xì)的介紹,,我們做了一些簡要摘錄,,先從一個核心的光學(xué)分辨率公式開始(提示:這不需要太多數(shù)學(xué)基礎(chǔ),往下看即能看懂):
半周距 Half Pitch = k1λ/sinθ,。
Half Pitch:參照文章圖 2,,線寬 / 柵極長度 + 線與線的間距即 Pitch,再乘以 1/2 即 Half Pitch,。
k1:與工藝有關(guān)的系數(shù),,縮小 Half Pitch 的關(guān)鍵,是所有晶圓廠光刻工藝工程師致力縮小的目標(biāo),,也是我們要討論的核心,。
λ:光刻中使用光源的波長,從 g-line 的 436nm,,降到 EUV 的 13.5nm,,是光刻機(jī)制造商努力的目標(biāo)。
sinθ:與鏡頭聚光至成像面的角度有關(guān),基本由鏡頭決定,,也是光刻機(jī)制造商努力的目標(biāo),。
不過由于光在不同介質(zhì)中,波長會改變,,在考慮如何增加分辨率時,,需要將透鏡與晶圓之間的介質(zhì)(折射率 n)一并納入考量,公式則變成了 Half Pitch = k1λ/nsinθ(注:nsinθ 即光刻機(jī)的數(shù)值孔徑 NA),。
圖 3:光線通過透鏡系統(tǒng)聚焦成像示意圖,,n 為介質(zhì)折射率,θ 為鏡頭的聚光角度
以 193nm 光源的浸潤式光刻機(jī)為例,,其 k1 為 0.28,,水的折射率 n 為 1.44,sinθ 為 0.93,,其 Half Pitch=(0.28×193)/(1.44×0.93)=54.04/1.3392≈40nm,,即分辨率為 40nm。
所以,,如果要提高光刻機(jī)的分辨率,,可以調(diào)整公式中的變量,擴(kuò)大分母或者縮小分子,,對應(yīng)有四種可能性:即增加聚光角度,,提升 sinθ、提高介質(zhì)的折射率 n,、降低 k1 系數(shù)、采用波長更 λ 更短的光源,。其中,,降低 k1 系數(shù)是目前晶圓廠層面最大的突破口之一,可重點(diǎn)關(guān)注,。
1)提升 sinθ:研發(fā)巨大復(fù)雜的鏡頭
sinθ 與鏡頭聚光角度有關(guān),,數(shù)值由鏡頭決定,sinθ 越大,,分辨率越高,。光刻機(jī)所使用的鏡頭由非常多大大小小、不同厚薄及曲率的透鏡,,經(jīng)過精確計算后,,仔細(xì)堆疊組成的,需要靠起重機(jī)來吊裝,,目前光刻機(jī)的鏡頭系統(tǒng)接近 6000 萬美元,,EUV 鏡頭系統(tǒng)甚至超過一億美元。
圖 4:0.9NA 光刻機(jī)鏡頭系統(tǒng),,NA(數(shù)值孔徑)= n × sin θ
做得這樣復(fù)雜,,也是為了盡可能將 sinθ 逼近理論極值 1,。
目前 ArF 光刻機(jī)的鏡頭可將 sinθ 值做到 0.93,EUV 光刻機(jī)目前只能達(dá)到 0.33,,Hyper-NA EUV 的目標(biāo)值是 0.75,,也是 ASML 的終極項目。如果未來沒有新技術(shù)發(fā)明出來,,這很可能是芯片物理光刻技術(shù)的終結(jié),。
2)縮短波長:材料與鏡頭的精準(zhǔn)搭配
縮短波長主要依靠光源的改變,比如 g-Line,,i-Line 的 UV(紫外光),,KrF,ArF 的 DUV(深紫外光)再到目前 13.5nm 波長的 EUV(極紫外光),,如果波長再短就是 X-ray,。
改變光源可以獲得想要的波長,但鏡頭的材料也必須相應(yīng)改變,,材料可選項也會越少,。
另一種解決方案是在鏡頭組中加入反射鏡(下圖黃色部分),這樣的鏡頭組合稱為反射折射式光學(xué)系統(tǒng),。不管什么波長的光,,遇到鏡面的入射角和反射角都相等,以反射鏡取代透鏡,,就可以增加對光波帶寬的容忍度,。
圖 5:193nm 的 ArF 光刻機(jī)所使用的鏡頭系統(tǒng),從圖中可看到在透鏡組合之間加入了反射鏡
到了 EUV 的 13.5nm 波長時,,整組鏡頭都采用反射鏡,,稱為全反射式光學(xué)系統(tǒng),這種系統(tǒng)必須設(shè)計得讓光束相互避開,,使鏡片不擋光線,。此外,相較于透鏡穿透的角度,,鏡面反射的角度對誤差的容忍度更低,,必須非常精準(zhǔn)。
光源改變不僅會影響鏡頭材料,,也牽涉到光刻膠的材料,,涵蓋化學(xué)性質(zhì)、透光度,、感光度等特性,,這也是個浩大的工程,需要無數(shù)的材料及配方去應(yīng)對不同制程的 layer。其中,,感光速度是節(jié)省制造成本的關(guān)鍵,,每次曝光多幾秒,那對芯片制造來說都是不可承受的成本,。
3)提高折射率 n 值:浸潤式光刻技術(shù)
在增加分辨率的路上,,還可以調(diào)整鏡頭與晶圓之間的介質(zhì)。由前臺積電研發(fā)副總林本堅提出的浸潤式技術(shù)中,,將介質(zhì)從折射率接近 1 的空氣,,改成折射率 1.44 的水,形同 193nm 波長等效縮小 1.44 倍至 134nm,。
圖 6:干式光刻系統(tǒng)與浸潤式光刻系統(tǒng)的差異
浸潤式技術(shù)讓半導(dǎo)體制程可以繼續(xù)使用同樣的波長和光罩,,只要把水放到鏡頭底部和晶圓之間就好。理論很簡單但難點(diǎn)在于,,例如浸液系統(tǒng)中的 DI Water(去離子水)中的空氣會產(chǎn)生氣泡,,必須完全清除,且要讓水快速流動使之分布均勻,,保證成像效果,。
我們了解過,ASML 浸潤式光刻機(jī)的 Alpha 機(jī),,僅浸液系統(tǒng),,在臺積電南科專門跟林本堅團(tuán)隊一起修改了 7-8 回,耗時兩年多,。Alpha 機(jī)完成后的 Beta 版還得組織龐大的人力在晶圓廠消耗無數(shù)晶圓,,把原本上千個缺陷,降到幾百個,、幾十個,,最后降到零,這是一個艱苦的過程,。
4)降低 k1:分辨率增益技術(shù)(RET)
提高分辨率的最后一條路,就是降低 k1 值,,這是晶圓廠里光刻工藝工程師工作的重中之重,,也是離我們最近的一條路線。將 k1 降下來,,是 DUV 光刻機(jī)制作 5nm 芯片的關(guān)鍵,。
首先要解決的問題是 " 防振動 ",就像拍照防抖一樣,,在曝光時設(shè)法減少晶圓和光罩的相對振動,,使曝光圖形更加精準(zhǔn),恢復(fù)因振動損失的分辨率;其次是 " 減少無用反射 ",,設(shè)法消除曝光時晶圓表面所產(chǎn)生的不必要的反射,。改良上述兩項參數(shù),實(shí)測的數(shù)據(jù)顯示,,基本可以將 k1 控制在 0.65 的水平,。
進(jìn)一步提高分辨率還需要使用到雙光束成像,分別有偏軸式曝光及相移光罩兩種,。偏軸式曝光是調(diào)整光源入射角度,,讓光線斜射進(jìn)入光罩。透過角度調(diào)整,,這兩道光相互干涉來成像,,使分辨率增加并增加景深。相移光罩則是在光罩上進(jìn)行處理,,讓穿過相鄰?fù)腹鈪^(qū)的光,,有 180 度相位差。這兩種做法都可以讓 k1 減少一半,,但都屬于雙光束成像的概念,,不能疊加使用。到這里,,基本可以使 k1 控制在 0.28,。
再進(jìn)一步降低 k1,殺手锏是用兩個以上的光罩,,也就是大家耳熟能詳?shù)亩嘀仄毓?。最通俗的解釋就是將密集的圖案分工給兩個以上圖案較寬松的光罩,輪流曝光在晶圓上(如下圖 7),。
圖 7:28nm 光刻機(jī)使用的光罩示意圖,,光透過白色孔照射在晶圓的光刻膠上呈現(xiàn)黃色圓點(diǎn),借助 2 個光罩分兩次曝光,,以實(shí)現(xiàn)分辨率的提升
不過,,因為曝光次數(shù)加倍,在 WPH(晶圓片數(shù) / 小時)不變的情況下,,晶圓產(chǎn)出效率降低了一半,,多次曝光也將導(dǎo)致良率的降低,更低的產(chǎn)出加上更低的良率,,這對 " 成本即一切 " 的半導(dǎo)體行業(yè)來說是不可承受之重,,而曝光次數(shù)增加導(dǎo)致的低產(chǎn)出無可避免,工程師們唯一可以挽救的唯有良率,。
在浸潤式光刻機(jī)上,,疊加使用光學(xué)鄰近效應(yīng)修正,、光源與光罩聯(lián)合優(yōu)化等技術(shù),可以讓 k1 值下探到 0.2,,分辨率可達(dá) 28nm,。采用雙重曝光,k1 可以從初始的 0.28 降至 0.14,,分辨率則達(dá)到 20nm,。采用四重曝光則可以將 k1 降到 0.07,分辨率達(dá)到 10nm 左右,,甚至比 EUV 光刻機(jī)的 11.5nm 的分辨率更高,,這就是浸潤式光刻機(jī)多重曝光做 7nm、 5nm 甚至 3nm 的理論依據(jù),。
雖然理論簡單,,但實(shí)踐起來就沒那么容易,這其中自對準(zhǔn)多曝光技術(shù)最為重要,,借助這項技術(shù)可以讓 k1 值成倍縮小,,而這項技術(shù)最關(guān)鍵的就是光刻機(jī)的套刻精度(Overlay),它決定了芯片上下層的對準(zhǔn)精度,,進(jìn)而決定了多重曝光的良率,。
提高套刻精度的辦法之一,就是拿到更高精度的設(shè)備,,比如 2100i DUV 光刻機(jī),。另外,每家晶圓廠掌握的技術(shù)也不盡相同,,目前能把多臺套刻精度(MMO)做到無限接近單臺套刻精度(DCO),,全世界僅臺積電一家。這是基于光刻機(jī)性能以外的 know how,,有兩個數(shù)據(jù)可供參考:臺積電用 MMO:2.5nm 的 1980ci 光刻機(jī) + 四重曝光良率超過 80%,,而我們大陸工廠用 MMO:1.5nm 的 2050i+ 四重曝光下,經(jīng)過 2 年的不斷努力,,良率接近 50%,。
去年,比利時微電子研究中心(IMEC)去年發(fā)布了浸潤式光刻機(jī)借助八重曝光做 5nm 的技術(shù)方案,。
其他技術(shù)路線上,,IMEC 和 Mentor 還共同創(chuàng)建不需添加任何冗余金屬,沒有額外的電容 SALELE(自對準(zhǔn) - 光刻 - 刻蝕)技術(shù),,以及跳脫了傳統(tǒng)使用光罩的光刻,,以材料研發(fā)為方向,,先合成聚合物再加熱處理產(chǎn)生特殊的化學(xué)交互作用,,就會自動對齊成為比原來小四分之一結(jié)構(gòu)的 " 定向自組裝技術(shù) "(Directed Self-Assembly,,DSA)。
另外,,由于 EUV 太容易被吸收,,無法像 DUV 一樣用水折射增加折射率 n 值,ASML 通過 High-NA,,Hyper-NA 提高 sinθ 這種路徑最終會走到盡頭,,所以晶圓廠制程端,可以大幅度降低 k1 的多重曝光就成了不論 DUV,,還是 EUV 都繞不開的技術(shù),。這也意味著沉積與刻蝕設(shè)備更加重要,AMAT,、LAM,、TEL 三巨頭無不卯足了勁發(fā)展相關(guān)技術(shù),包括更復(fù)雜的脈沖,,更精細(xì)地控制,,更大功率的工具,尤其是原子層沉積與刻蝕技術(shù),,都將改變原來的工藝路線,。
再回到文章第二部分的晶體管密度表,未來不論節(jié)點(diǎn)名稱叫 "3nm" 還是 "N+4",,這些都不是重點(diǎn),,重點(diǎn)是芯片晶體管密度是否能夠大幅度提升。