2月14日消息,，近日,，半導體研究機構TechInsights 和 SemiWiki 發(fā)布了英特爾和臺積電此前在“國際電子設備會議”（IEDM） 上披露的有關即將推出的Intel 18A（1.8nm級）和 臺積電N2（2nm級）工藝技術的關鍵細節(jié)。根據(jù) TechInsights 的分析,，Intel 18A 可以提供更高的性能,，而臺積電N2可能會提供更高的晶體管密度。
能效的提升
在三星14nm / 臺積電16nm 節(jié)點上,，三星和臺積電都生產(chǎn)了蘋果A9 處理器,。經(jīng)過當時Tom's hardware的測試發(fā)現(xiàn)，與臺積電16nm相比,，三星14nm版本的功耗性能略好,。TechInsights認為 A9 首先是基于三星14nm制程設計的，因此這可能只是反映了移植到臺積電導致的能效（Power Efficiency）損失,。然而,，實際上兩者之間的能效非常接近。從 14nm/16nm 到 10nm,、7nm,、5nm、3nm,，再到現(xiàn)在的 2nm，三星和臺積電都為每個節(jié)點提供了相對于前一個節(jié)點的相對功耗的改進,。
在 10nm 時,，臺積電提供了比三星更大的功耗降低，并保持了這一領先地位,，直到 3nm 時,，三星率先采用了全環(huán)繞柵極（Gate All Around ，GAA）晶體管幾乎是,，提供了足夠大的改進,，在很大程度上縮小了與臺積電 3nm FinFET 工藝在能效方面的差距（GAA 與 FinFET 相比有望提供更大的能效改進）。
根據(jù)臺積電論文公布數(shù)據(jù)顯示，與上一代的 3nm（N3E）節(jié)點相比,，臺積電N2制程在相同電壓下可以將功耗降低 24% 至 35%,，或將性能提高15%，晶體管密度是上一代 3nm 工藝高 1.15 倍,。而這些指標的提升主要得益于臺積電的新型全環(huán)繞柵極（GAA）納米片晶體管,，以及 N2 NanoFlex 設計技術協(xié)同優(yōu)化和其他一些增強功能實現(xiàn)的。
作為對比,，三星SF2（2nm）相比上一代SF3（3nm）功耗降低了約25%,，而臺積電則降低了平均約30%左右，再次保持了領先優(yōu)勢,。
其中,，臺積電 N2 的功耗系數(shù)預計為 0.14，而三星的 SF2 為 0.17,。不幸的是,，沒有足夠的數(shù)據(jù)將 Intel 18A 添加到這部分的對比分析中。
臺積電在其論文中展示了不同工藝節(jié)點下每瓦特功率效率和性能的關系圖,。以下這張功率效率（即能效）“圖1”出現(xiàn)在臺積電論文的一個版本中,，盡管它并不在論文集中最終發(fā)表的論文的版本中。
△圖1：臺積電各工藝節(jié)點的電源效率（圖片來源：臺積電論文）
TechInsights根據(jù)該圖形進行分析,，將N28（28nm）的柱狀圖的高度定義為“1”,，然后再將其他柱狀圖與之進行匹配，最終得到了如“圖2”,，N28到N2總體能效改進約不到9倍,，遠低于官方宣稱的超過15倍。
△圖2：TechInsights制作的臺積電各工藝節(jié)點的電源效率（圖片來源：TechInsights）
可以看到,，從 N28 到 N10 的節(jié)點匹配良好,，但從 N7 開始，圖表上的條形顯示每個節(jié)點的能效改進都要比臺積電宣布的少的多,。臺積電的示意圖上N3 到 N2 條形顯示能效有 55% 的改進,，但實際宣布的改進僅為30%左右。
目前尚不清楚是什么導致了這種差異,，但這是一個很大的脫節(jié),。這可能就是臺積電從最終論文中刪除了能效改進圖表的原因。
性能
與上面的能效分析類似,，在三星14nm/臺積電16nm 上,，蘋果A9處理器在 這2個工藝上具有相同的性能。將兩個制程標準化為“1”,，并應用兩家公司宣布的節(jié)點到節(jié)點性能改進,，可以比較每個節(jié)點的性能,。還可以將英特爾添加到分析中，并根據(jù)英特爾逐個節(jié)點性能公告進行正向計算,。
據(jù)此計算,，TechInsights得出的 Intel 18A 的性能值為2.53，臺積電N2的性能值為2.27,，三星SF2的性能值為2.19,。也就是說，Intel 18A 在 2nm 級工藝中具有最高性能,，臺積電N2位居第二,，三星SF2位居第三。
面積
TechInsights還分析了兩個與制程工藝當中“面積”相關的因素,，一個是高密度邏輯單元晶體管密度,，第二個是 SRAM 單元尺寸。
TechInsights 已經(jīng)對臺積電N3E 工藝進行了詳細的逆向工程工作,，擁有計算標準高密度邏輯單元晶體管密度所需的所有資料,。
同樣，TechInsights分析了三星SF3（3nm）和 SF3E 制程,。臺積電和 三星在公開聲明中都提供了其 2nm 的密度改進值,。就英特爾而言，TechInsights 也有保密協(xié)議下Intel 18A 的所有間距數(shù)據(jù),，雖然TechInsights不能透露具體的間距數(shù)值,，但可以進行密度比較。
對于高密度邏輯單元,，臺積電在密度上遙遙領先于三星和英特爾,，英特爾排名第二，三星排名第三,。其中,，臺積電的高密度邏輯單元晶體管密度為 313 MTx/mm2、英特爾為238 MTx/mm2,，三星則為231 Mtx/mm2,。
如前所述，臺積電論文當中雖然不包括 SRAM 單元大小,，但有一張 SRAM 密度與節(jié)點的關系圖,，參見“圖3”。
△SRAM 陣列密度與節(jié)點的關系（圖片來源：臺積電論文）
SRAM 陣列不僅包括 SRAM 單元,，還包括開銷，例如 7nm 有 25.0 Mb/mm2,，7nm 的 SRAM 單元尺寸為 0.0270um2,。如果將 25.0Mb 乘以 SRAM 單元大小，則得到 0.675mm2。1.000 和 0.675mm2 之間的差異是開銷,，并且每個節(jié)點之間不是恒定的,，見表 1。
△表1：SRAM Cell尺寸分析（圖片來源：TechInsights）
從“表1”中可以看出,，陣列中的 SRAM 單元面積從 ~68% 到 ~72% 不等,。此外，從“表1”中還可以看出,，即使陣列密度從 32.2 Mb/mm2 增加到 34.1 Mb/mm2,，5nm 和 3nm 處的 HD SRAM 單元尺寸也是相同的。
如果假設單元占陣列的 ~68%,，則 2nm SRAM 單元大小可能為 ~0.0178um2,，但如果假設 ~72%，則為 ~0.0189um2,。
此前,，英特爾在論文中已經(jīng)公布其Inel 18A的HD SRAM 單元大小為 0.0210um2（實現(xiàn)了大約 31.8 Mb/mm2 的 SRAM 密度），因此在任何一種情況下,，臺積電的SRAM單元將更小,，預計它也將小于三星的 SRAM 單元大小。
良率
對于尖端制程來說,，良率是極為重要的議題,。有很多報道稱三星第二代3nm正因為良率問題而苦苦掙扎（據(jù)稱僅20%），并因良率低而失去客戶,。此前也有一些報道稱Intel 18A 良率為10%,，不過該消息隨后遭到了官方否認。
在論文中,，臺積電報告說,，其256Mb SRAM 陣列的平均良率為 >80%，峰值良率為 >90%,。在開發(fā)階段的這些良率數(shù)據(jù)表明具有出色的低缺陷密度,。除了在 SRAM 陣列中測試的那些之外，還有其他因素,，但這些都是令人印象深刻的結果,。
對于Intel 18A良率只有10%的傳聞，TechInsights也強調(diào),，其有兩個獨立的可靠消息來稱,，該傳聞根本不是真的，實際的良比這要好得多,。
硅片價格
對于2nm晶圓代工的價格,，一個廣為流傳的數(shù)字是,，臺積電將對其每片2nm晶圓將收取約30,000美元的費用。
此前,，在 3nm 投入生產(chǎn)之前,，TechInsights曾根據(jù)其預測模型分析認為每片3nm晶圓的價格為 < 20,000 美元，3nm 投入生產(chǎn)后,，確定了該預測是正確的,，批量價格確實為 <20,000 美元。而對于2nm晶圓價格,，預計為＜30,000美元,。
如果2nm晶圓價格為30,000美元，達到了3nm晶圓的1.5 倍,，但是密度僅是3nm晶圓的1.15 倍,，這也意味著晶體管成本的急劇增加，這將使得客戶難以接受,。因此,，還有報道稱，通常是臺積電每個最新節(jié)點的主要客戶的蘋果公司,，可能會因為2nm高昂的價格原因,，進而放棄率先采用2nm。
這里討論價格的另一個主要影響因素是大批量晶圓價格的定價遠低于小批量晶圓價格,，因此在任何討論中都需要考慮訂單數(shù)量,。
如果臺積電將 2nm 晶圓定價為 30,000 美元/晶圓，他們將給客戶帶來很大的壓力,，可能會迫使他們轉向英特爾的Intel 18A和三星2nm,。
背面供電
臺積電關于2nm制程的論文沒有涉及背面供電技術，但英特爾的Intel 18A以及三星2nm工藝都將實現(xiàn)背面供電,。
根據(jù)進展來看,，Intel 18A有望成為2025年首個實施背面供電技術的工藝制程。2026年,，三星的SF2P工藝也將實施背面供電,。最后，預計臺積電不會在其 2nm 工藝變體上實現(xiàn)背面供電技術,，可能需要等到 2026年或2027年才能在其 A16 工藝上實施,。預計 A16 背面供電將是一種直接的背面連接，可以提供比英特爾和三星的實現(xiàn)更小的軌道高度,。
由于英特爾是三家公司中最注重性能的公司,，因此他們首先實施背面供電是有道理的。
TechInsights稱,，HPC客戶想要背面供電技術來支持其芯片,，但是由于成本原因,，移動客戶并不想要它,。
對于多個節(jié)點,，我們可能會看到有背面供電和沒有背面供電的版本，并且考慮到它對Metal 0 的影響,，設計規(guī)則可能會有所不同,。
除此之外，為了實現(xiàn)最高性能,，預計鉬將首先引入通孔,，然后引入關鍵互連。這可能導致 HPC 的節(jié)點在背面電力輸送和鉬金屬化之間分裂,，而對于移動設備,，則沒有背面電力和銅金屬化。
其他
論文中最后一個有趣的項目是關于 “flat passivation” 的評論,。許多工藝都有頂部鋁金屬層,，鈍化遵循金屬輪廓，如果需要混合鍵合之類的東西,，晶圓表面必須是平坦的,。平鈍化可能是平坦化的頂層，以實現(xiàn)鍵合,。
量產(chǎn)時間
根據(jù)計劃,，Intel 18A 將于 2025 年年中進入量產(chǎn)，屆時英特爾將開始生產(chǎn)其酷睿 Ultra 3 系列“Panther Lake”處理器,，該處理器將于今年晚些時候上市,。
相比之下，臺積電的 N2 計劃于 2025 年底進行大批量生產(chǎn),，該節(jié)點生產(chǎn)的第一批產(chǎn)品最早要到 2026 年年中才能上市,，相關產(chǎn)品預計將于 2026 年秋季上市。
三星沒有透露其 SF2 進入 HVM 的確切時間,，只表示“2025 年”,，有可能會是在2025年下半年。
小結
臺積電披露了一種 2nm 工藝,，這可能是可用的密度最高的 2nm 級工藝,。與三星相比，它似乎也是最節(jié)能的,。在性能方面,，Intel 18A則可能更強。早期的良率方面,，臺積電2nm更具優(yōu)勢,，但是 30,000 美元/晶圓的定價客戶將難以接受,，并且可能為英特爾和三星帶來搶占市場份額的機會。
