1引言
信號(hào)源作為一種基本電子設(shè)備無(wú)論是在教學(xué),、科研還是在部隊(duì)技術(shù)保障中,，都有著廣泛的使 用。信號(hào)源作為一種通用電子測(cè)試儀器是我軍進(jìn)行高科技戰(zhàn)爭(zhēng)不可缺少的一種測(cè)試儀器,。因此,，從理論到工程對(duì)信號(hào)的發(fā)生進(jìn)行深入研究，不論是從教學(xué)科研角度,， 還是從部隊(duì)技術(shù)保障服務(wù)角度出發(fā)都有著積極的意義,。隨著科學(xué)技術(shù)的發(fā)展和測(cè)量技術(shù)的進(jìn)步，對(duì)信號(hào)源的要求越來(lái)越高,，普通的信號(hào)發(fā)生器已無(wú)法滿(mǎn)足目前日益發(fā) 展的數(shù)字技術(shù)領(lǐng)域科研和教學(xué)的需要,。DDS" target="_blank">DDS技術(shù)是一種新興的頻率合成技術(shù)，他具有頻率分辨率極高,、頻率切換速度快,、切換相位連續(xù)、輸出信號(hào)相位噪聲低,、可 編程,、全數(shù)字化易于集成、體積小,、重量輕等優(yōu)點(diǎn),。
根據(jù)DDS的特點(diǎn)將其應(yīng)用于信號(hào)源中可以大大提高信號(hào)源的分辨率，而且可以有效的降低成本,、縮小體積,。
2 DDS的原理
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如圖1所示，將要產(chǎn)生的波形數(shù)據(jù)存入波形存儲(chǔ)器中,，然后在參考脈沖的作用下,，對(duì)輸入的 頻率數(shù)據(jù)進(jìn)行累加，并將累加器輸出的一部分作為讀取波形存儲(chǔ)器的地址,，將讀出的波形數(shù)據(jù)經(jīng)D/A轉(zhuǎn)換為相應(yīng)的電壓信號(hào),，D/A轉(zhuǎn)換器輸出的一系列的階梯電壓信號(hào)經(jīng)低通濾波器波后便輸出了光滑的合成波形的信號(hào)。
DDS的輸出信號(hào)的頻率為：
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其中：fout為信號(hào)合成頻率,；fclk為參考時(shí)鐘頻率,；ΔPhase為頻率設(shè)置數(shù)據(jù)，也稱(chēng)為頻率控制字N為相位累加器的位數(shù),。
DDS的頻率分辨率即最低頻率為：
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所以只要N足夠大,，DDS可以得到很小的頻率間隔,。要改變DDS的輸出信號(hào)的頻率，只要改變ΔPhase即可,。
根據(jù)奈奎斯特抽樣定理,，DDS的最大頻率為：
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3系統(tǒng)組成及工作原理
3.1波形發(fā)生器的主要技術(shù)指標(biāo)
標(biāo)準(zhǔn)波輸出：正弦波、方波,、三角波,、正鋸齒波和梯形波。
任意波輸出：1×4 096點(diǎn)（抽樣）,。
輸出頻率范圍：0.000 1～5M Hz,。
相對(duì)頻率分辨率：10-3 Hz。
輸出信號(hào)電壓： 5Vp-p,。
相位噪聲：≤-90 dB/Hz,。
3.2電路原理簡(jiǎn)介
從式（1）可知，要確定信號(hào)的輸出頻率只要確定了N,，K（即ΔPhase）和fclk 三個(gè)參數(shù)即可,。假設(shè)固定fclk，對(duì)K進(jìn)行變化,，由奈奎斯特定理可知為了保證其保真度,，要求對(duì)波形進(jìn)行至少8個(gè)點(diǎn)的取樣。
從分析可知,，波形庫(kù)中存儲(chǔ)波形幅值的數(shù)據(jù)越多，輸出的波形越逼近實(shí)際波形,，所以在設(shè)計(jì)電路時(shí)采用4 k×8 b大小的雙口RAM,。如果滿(mǎn)足條件：至少取樣8個(gè)點(diǎn)，則步進(jìn)長(zhǎng)度最大為K＝1 000 000 000 B(512),，以此步進(jìn)長(zhǎng)度和不變的參考頻率fclk對(duì)波形庫(kù)進(jìn)行抽樣時(shí)就得到的最大頻率為fout ＝5M Hz,。當(dāng)K以步進(jìn)為1進(jìn)行抽樣可以得到最低輸出頻率為fout＝9765.625Hz。從上述計(jì)算可知,，輸出頻率范圍為：9765.625～5 MHz,。這樣得到的頻率上限能夠滿(mǎn)足條件，但頻率下限太大,，與給定的技術(shù)指標(biāo)相差甚遠(yuǎn),。因此只單一的改變步進(jìn)長(zhǎng)度K來(lái)得到大范圍的輸出頻率是不可能的。如 果能夠同時(shí)改變參考頻率和步進(jìn)長(zhǎng)度,，那么頻率輸出范圍將大大擴(kuò)大,。
鑒于以上想法，在設(shè)計(jì)時(shí)將fclk進(jìn)行分頻,，只要盡可能的擴(kuò)大參考頻率fclk的分頻范圍就可以降低輸出頻率的下限,。本文采用24 b可編程分頻器,。因?yàn)橥獠繒r(shí)鐘的頻率為40 MHz，所以分頻后最低參考頻率為2.384 185 7 Hz,，這時(shí)如果以最小步進(jìn)長(zhǎng)度K=1對(duì)波形庫(kù)中的數(shù)據(jù)進(jìn)行抽樣,則能夠得到最低輸出頻率為0.000 58 Hz,。所以，經(jīng)過(guò)改進(jìn)后的任意波形發(fā)生器的輸出頻率范圍為：0.000 58~5M Hz,，這樣的頻率范圍已經(jīng)能夠滿(mǎn)足所給的技術(shù)指標(biāo),，且提高了頻率的分辨率，分辨率可達(dá)0.000 58 Hz,。
3.3電路實(shí)現(xiàn)
系統(tǒng)在單片機(jī)控制下,，通過(guò)邏輯器件EPM9320的控制，先將所需波形一個(gè)周期（或幾個(gè)周期 ）的數(shù)據(jù)按RAM的大小進(jìn)行抽樣,，將抽樣點(diǎn)數(shù)據(jù)寫(xiě)入波形庫(kù)（RAM）,。根據(jù)鍵盤(pán)輸入?yún)?shù)確定信號(hào)波形，并確定出計(jì)數(shù)器的步進(jìn)長(zhǎng)度K值和分頻器的分頻值M,， 并將結(jié)果送入邏輯控制芯片中,，邏輯控制電路根據(jù)K值和M值讀取庫(kù)中的抽樣點(diǎn)，經(jīng)D/A轉(zhuǎn)換后得到輸出波形的模擬值,。
因?yàn)镮DT7134是12 b的,，所以在設(shè)計(jì)時(shí)將計(jì)數(shù)器設(shè)計(jì)為一個(gè)12 b的地址計(jì)數(shù)器，這樣可以保 證地址計(jì)數(shù)器端口和雙口RAM的地址端口一一對(duì)應(yīng),，避免了舍位誤差,。又由于AD9713B是12 b 的，故需要兩片雙口RAM IDT7134,，高8位,、低4位各占一片。經(jīng)轉(zhuǎn)換后的模擬信號(hào)電壓值很小,，不便于濾波,，因此還需要一個(gè)二級(jí)放大電路對(duì)輸出信號(hào)進(jìn)行放大。
整個(gè)電路設(shè)計(jì)共分為3個(gè)部分：邏輯控制部分,、數(shù)模轉(zhuǎn)換部分和放大電路部分,。邏輯控制部 分中的單片機(jī)完成對(duì)整個(gè)系統(tǒng)控制，邏輯器件EPM9320為讀出波形庫(kù)提供參考頻率,、對(duì)波形庫(kù)數(shù)據(jù)的寫(xiě)入和讀出的控制以及控制數(shù)模轉(zhuǎn)換,。電路實(shí)現(xiàn)框圖如圖2所示。
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邏輯器件EPM9320是美國(guó)ALTERA公司開(kāi)發(fā)生產(chǎn)的第三代陣列矩陣（MAX）結(jié)構(gòu)的高性能在線(xiàn)可 編程邏輯器件(CPLD" target="_blank">CPLD),。他支持JTAG插口,本論文采用功能強(qiáng)大的MAX+PLUSⅡ 9.05開(kāi)發(fā)環(huán)境完成在線(xiàn)編程,。
4結(jié)語(yǔ)
波形發(fā)生器是電子系統(tǒng)的心臟，隨著科學(xué)技術(shù)的發(fā)展，現(xiàn)代雷達(dá)系統(tǒng)和電子對(duì)抗系統(tǒng)對(duì)信號(hào) 源的要求越來(lái)越高,，提高信號(hào)源性能已經(jīng)成為國(guó)內(nèi)和國(guó)外工程師的主要方向,。DDS是一種全新的頻率合成技術(shù)，DDS的出現(xiàn)給信號(hào)源的研究開(kāi)創(chuàng)了一個(gè)新的紀(jì) 元,，現(xiàn)在這種頻率合成已在電子領(lǐng)域得到越來(lái)越多的應(yīng)用,。本文在研究DDS基本原理的基礎(chǔ)上，完成了波形器的電路設(shè)計(jì)和編程,。用這種方法設(shè)計(jì)的波形發(fā)生器結(jié) 構(gòu)簡(jiǎn)單,，造價(jià)成本低，而且信號(hào)源輸出信號(hào)的分辨率提高,。此外,，由于設(shè)計(jì)電路時(shí)使用了可編程邏輯器件，所以可以進(jìn)一步擴(kuò)展性能,。設(shè)計(jì)中應(yīng)著重注意線(xiàn)路板的布 線(xiàn)方式,，以減少外界干擾，降低輸出信號(hào)的雜散,。