高速數(shù)字設(shè)計人員面臨的一個挑戰(zhàn)就是處理其電路板上的過沖、下沖,、錯配阻抗振鈴,、抖動分布和串擾問題。這些問題都可歸入信號完整性范疇,。許多高速設(shè)計人員都使用輸入/輸出緩沖信息規(guī)范 (IBIS) 建模語言來預見并解決信號完整性問題,。該建模語言自 20 世紀 90 年代以來便得到廣泛的運用，并已發(fā)展成為一種正式的標準：EIA-ANSI 656-B,。IBIS 論壇2008 年 8 月發(fā)布的第 5 版標準仍然盛行,。IBIS 使用電流-電壓 (I-V) 和電壓-時間 (V-t) 數(shù)據(jù)表來描述某個器件的 I/O 引腳特性。廠商們通過仿真或測量其器件 I/O 單元生成這些表,。

　　對于那些現(xiàn)在高達 20 Gbits/秒時鐘頻率的高速設(shè)計來說,，我能夠理解對于這類系統(tǒng)仿真工具的需求。IBIS 使得 SPICE 仿真選項顯得不那么重要,，因為仿真時間大大縮短,，并且擁有同樣的準確度。我所說的 IBIS 仿真時間更短,，是相對于一個大型 PCB 系統(tǒng)需要數(shù)天或數(shù)周時間來完成一次晶體管級 SPICE 仿真而言的,，其執(zhí)行一次 IBIS 仿真只需數(shù)分鐘或幾小時的時間。通過一次 IBIS 仿真,，您可以生成許多傳輸線響應和眼圖,。

　　IBIS 格式已經(jīng)表明了其在高速應用行業(yè)中的價值。然而,，它讓我真正感到吃驚的地方是廣大客戶現(xiàn)在正要求提供對更低頻率器件（例如：低于 40 MHz 的時鐘器件）的 IBIS 支持,。最初，我以為組件工程師們一直試圖標準化其校驗表?，F(xiàn)在,，我并不那么確定了,。即使在更低頻率下，我們也面臨許多信號完整性問題,，這是因為數(shù)字信號邊緣速率,。這些快速邊緣速率負責振鈴的時鐘信號，從而引起一條命令甚至 ADC 突發(fā) 2 增益的錯譯,。IC 廠商擁有非常成熟的 SPICE 仿真宏模型,，可用于精密器件，但是他們正緊跟我們的 IBIS 數(shù)字 I/O 模型庫,。圖 1 描述了一個 IBIS 模型仿真非常有效的例子,。

　　圖 1 ADC 處理器時鐘信號 (CH3) 和處理器上 ADC 的數(shù)據(jù)信號 (CH12)。

　　可在線獲取該系統(tǒng)的結(jié)構(gòu)圖,。

　　　圖 1 中,，設(shè)計人員并未注意線路阻抗。該圖顯示了系統(tǒng)中 ADC 的測得結(jié)果,。ADC 和處理器均位于其各自的板上,，設(shè)計人員只是簡單地通過一條 1 米長的 CAT-5 雙絞線將兩塊板連接到一起。在圖 1 中,，處理器的時鐘信號頻率 (CH3) 為 2.25 MHz,。該 ADC 使用這一信號來將數(shù)據(jù)傳輸同步回處理器 (CH2)。

　　最初,，設(shè)計人員認為這兩個器件之間的慢時鐘速度不會引起端接問題,。然而，時鐘和數(shù)據(jù)信號端接方法會形成許多超出規(guī)定高電平和低電平閾值（過沖和下沖）的信號,，存在錯誤邊緣（振鈴）的信號并降低操作余量（弱化眼圖）的信號,。

　　IBIS 仿真來幫忙！在您將電路實現(xiàn)為硬件以前可節(jié)省時間并降低成本,。在進行原型設(shè)計以前,，您對某種設(shè)計進行仿真時，廠商提供的 IBIS 模型以及您電路板的模型都是您工具箱中有用的東西,。信號完整性問題對您的高速系統(tǒng)和低速系統(tǒng)都會產(chǎn)生影響,。利用早期階段的仿真電路分析，您可以給您的系統(tǒng)施加許多不同的條件,，以防止并檢測常見信號完整性問題,。

　　參考文獻

　　·         IBIS 開放式論壇：http://www.eigroup.org/ibis/。

　　·         《了解信號完整性的重要性》,，作者：Green, Lynne，IEEE 電路與器件,，1999 年 11 月,。

　　·         《案例分析：分析 IBIS 仿真的不同結(jié)果》,，作者：Wang, Lance，IOMeth,，2009 年 7 月

                  《使用 IBIS 模型進行時序分析》,，TI (SPRA839A)，2003 年 4 月,。