可編程邏輯器-AET-電子技術(shù)應(yīng)用

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開啟工業(yè)4.0：集成EtherCAT和萊迪思FPGA實(shí)現(xiàn)高級(jí)自動(dòng)化

開啟工業(yè)4.0：集成EtherCAT和萊迪思FPGA實(shí)現(xiàn)高級(jí)自動(dòng)化

　　隨著工業(yè)領(lǐng)域向?qū)崿F(xiàn)工業(yè)4.0的目標(biāo)不斷邁進(jìn)，市場對(duì)具備彈性連接、低功耗、高性能和強(qiáng)大安全性的系統(tǒng)需求與日俱增。　　然而，實(shí)施數(shù)字化轉(zhuǎn)型并非總是一帆風(fēng)順。企業(yè)必須在現(xiàn)有環(huán)境中集成這些先進(jìn)系統(tǒng)，同時(shí)應(yīng)對(duì)軟件孤島、互聯(lián)網(wǎng)時(shí)代前的老舊設(shè)備以及根深蒂固的工作流程等挑戰(zhàn)。它們需要能夠在這些限制條件下有針對(duì)性地應(yīng)用高性能軟硬件的解決方案。

入門：FPGA重要資源CLB、Slice、LUT介紹

　　淺談XILINX FPGA CLB單元之進(jìn)位邏輯鏈（CARRY4原理分析，超前快速進(jìn)位邏輯結(jié)構(gòu)）

發(fā)表于：10/25/2022

教程：如何在應(yīng)用程序中實(shí)現(xiàn) IDELAY 功能

　　基于FPGA實(shí)現(xiàn)各種設(shè)計(jì)的首要前提是理解并掌握數(shù)字的表示方法，計(jì)算機(jī)中的數(shù)字表示方法有兩種：定點(diǎn)數(shù)表示法和浮點(diǎn)數(shù)表示方法。其中，對(duì)于浮點(diǎn)數(shù)盡管當(dāng)前應(yīng)用最為廣泛的是基于IEEE 754所設(shè)計(jì)的浮點(diǎn)數(shù)表示方法，Xilinx（忘記Altera中是否有對(duì)應(yīng)的IP核）的IP核中也提供了相應(yīng)的設(shè)計(jì)方法，但其表示方法缺乏FPGA設(shè)計(jì)應(yīng)有的靈活性，而且資源消耗相對(duì)嚴(yán)重，因此可以根據(jù)應(yīng)用的需要，設(shè)計(jì)好基于FPGA實(shí)現(xiàn)的自定義浮點(diǎn)數(shù)。

發(fā)表于：10/25/2022

ARM+FPGA架構(gòu)有什么優(yōu)勢？

　　近年來，隨著中國新基建、中國制造2025的持續(xù)推進(jìn)，單ARM處理器越來越難勝任工業(yè)現(xiàn)場的功能要求，特別是能源電力、工業(yè)控制、智慧醫(yī)療等行業(yè)通常需要ARM+FPGA架構(gòu)的處理器平臺(tái)來實(shí)現(xiàn)特定的功能，例如多路/高速AD采集、多路網(wǎng)口、多路串口、多路/高速并行DI/DO、高速數(shù)據(jù)并行處理等。

發(fā)表于：10/25/2022

入門：數(shù)字硬件建模SystemVerilog篇OpenFPGA介紹

經(jīng)過幾周的更新，SV核心部分用戶自定義類型和包內(nèi)容已更新完畢，接下來就是RTL編程語句。

發(fā)表于：10/25/2022

入門：FPGA編程三大范例

　　現(xiàn)如今，即使軟件程序可自動(dòng)轉(zhuǎn)換（或綜合）為硬件，但要實(shí)現(xiàn)可接受的結(jié)果質(zhì)量（QoR），仍需要額外工作（例如，重寫軟件）以幫助 HLS 工具實(shí)現(xiàn)期望的性能目標(biāo)。為此，您需要了解正確編寫軟件的最佳實(shí)踐，以確保在 FPGA 器件上正常執(zhí)行軟件。在接下來的幾個(gè)章節(jié)內(nèi)，將著重探討如何首先識(shí)別部分宏觀級(jí)別架構(gòu)最優(yōu)化以明確程序結(jié)構(gòu)，然后聚焦更細(xì)化的微觀級(jí)別架構(gòu)最優(yōu)化來實(shí)現(xiàn)性能目標(biāo)。

發(fā)表于：10/25/2022

編程FPGA的軟件棧演進(jìn)技術(shù)解析

　　在收購之前的2014年，Altera的19億美元收入中，有16%來自于與數(shù)據(jù)中心相關(guān)的計(jì)算、網(wǎng)絡(luò)和存儲(chǔ)業(yè)務(wù)，其總值達(dá)到3.04億美元。那些在這個(gè)領(lǐng)域深耕十幾二十年的通信和無線設(shè)備系統(tǒng)制造商想要有更高的能源效率，更低的成本和更高的擴(kuò)展性，這些都是FPGA所擅長的領(lǐng)域。

發(fā)表于：10/24/2022

掃盲：復(fù)位信號(hào)如何影響FPGA資源利用率

　　在數(shù)字系統(tǒng)設(shè)計(jì)中，我們傳統(tǒng)上都認(rèn)為，應(yīng)該對(duì)所有的觸發(fā)器設(shè)置一個(gè)主復(fù)位，這樣將大大方便后續(xù)的測試工作。所以，在所有的程序中，我往往都在端口定義中使用同一個(gè)reset信號(hào)（其實(shí)好多時(shí)候根本就沒有用到）。所以，當(dāng)看到文檔中提到，“不建議在FPGA設(shè)計(jì)中使用全局復(fù)位，或者說應(yīng)該努力避免這種設(shè)計(jì)方式”時(shí)，許多設(shè)計(jì)人員（包括我）都會(huì)覺得非常難以理解，這種設(shè)計(jì)思想跟我們通常的認(rèn)識(shí)是相沖突的！

發(fā)表于：10/24/2022

教程：基于FPGA圖像處理的視頻流實(shí)時(shí)處理系統(tǒng)

　　本設(shè)計(jì)針對(duì)低照度高動(dòng)態(tài)情況下，單幀圖像曝光不足導(dǎo)致的圖像噪聲大、色彩失準(zhǔn)等問題，在傳統(tǒng)的 HDR 多幀融合（Frames Merging）方法上，采用層次化的圖像配準(zhǔn)（Image Alignment）方案、自適應(yīng)白平衡（White Balance）與色調(diào)映射（Tone Mapping）策略，在降低圖像噪聲、真實(shí)還原景物色彩的基礎(chǔ)上，極大抑制了多幀融合時(shí)常見的運(yùn)動(dòng)偽影（MoTIon ArTIfact）現(xiàn)象。本設(shè)計(jì)采用 FPGA 進(jìn) 行圖像處理加速后，可以實(shí)現(xiàn)視頻流的實(shí)時(shí)處理，視頻流經(jīng)過攝像頭輸入后，由 FPGA 進(jìn)行處理并以較低的時(shí)延經(jīng) HDMI 信號(hào)輸出。

發(fā)表于：10/24/2022

教程：基于FPGA的IDELAY2/ODELAY2

　　IO 靈活性是FPGA 最大的優(yōu)點(diǎn)之一。如果我們設(shè)計(jì)的 PCB 信號(hào)走線不完美，IO的靈活性使我們能夠?qū)R進(jìn)入設(shè)備的高速數(shù)據(jù)，幫助我們擺脫困境。

發(fā)表于：10/24/2022

教程：SDRAM存儲(chǔ)控制器的設(shè)計(jì)與實(shí)現(xiàn)

　　本例將介紹SDRAM的使用。SDRAM是一個(gè)存儲(chǔ)器件，存儲(chǔ)容量大，存儲(chǔ)速度比較快，速度可達(dá)100M，特別適合用來當(dāng)做視頻或者音頻中的存儲(chǔ)器件。

發(fā)表于：10/24/2022