可編程邏輯器-AET-電子技術(shù)應(yīng)用

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開(kāi)啟工業(yè)4.0：集成EtherCAT和萊迪思FPGA實(shí)現(xiàn)高級(jí)自動(dòng)化

開(kāi)啟工業(yè)4.0：集成EtherCAT和萊迪思FPGA實(shí)現(xiàn)高級(jí)自動(dòng)化

　　隨著工業(yè)領(lǐng)域向?qū)崿F(xiàn)工業(yè)4.0的目標(biāo)不斷邁進(jìn)，市場(chǎng)對(duì)具備彈性連接、低功耗、高性能和強(qiáng)大安全性的系統(tǒng)需求與日俱增。　　然而，實(shí)施數(shù)字化轉(zhuǎn)型并非總是一帆風(fēng)順。企業(yè)必須在現(xiàn)有環(huán)境中集成這些先進(jìn)系統(tǒng)，同時(shí)應(yīng)對(duì)軟件孤島、互聯(lián)網(wǎng)時(shí)代前的老舊設(shè)備以及根深蒂固的工作流程等挑戰(zhàn)。它們需要能夠在這些限制條件下有針對(duì)性地應(yīng)用高性能軟硬件的解決方案。

一種應(yīng)用于機(jī)器學(xué)習(xí)的惡意網(wǎng)頁(yè)特征提取方法

基于機(jī)器學(xué)習(xí)的惡意網(wǎng)頁(yè)檢測(cè)技術(shù)進(jìn)行研究。目前流行的“特征碼”“白名單”等方式，僅能夠檢測(cè)已知的惡意網(wǎng)頁(yè)；機(jī)器學(xué)習(xí)方法，能夠檢測(cè)出未知的惡意網(wǎng)頁(yè)，但在處理網(wǎng)頁(yè)特征時(shí)要面臨數(shù)據(jù)量大、復(fù)雜和繁瑣的問(wèn)題。提出一種哈希壓縮的方法，用于處理網(wǎng)頁(yè)的特征數(shù)據(jù)。該方法在保證檢測(cè)模型的漏報(bào)率和誤報(bào)率下可實(shí)現(xiàn)將150萬(wàn)的特征映射在2萬(wàn)的特征空間內(nèi)，對(duì)提取出的特征數(shù)據(jù)運(yùn)用K折交叉驗(yàn)證法訓(xùn)練多個(gè)傳統(tǒng)機(jī)器學(xué)習(xí)模型和集成學(xué)習(xí)模型。并通過(guò)評(píng)估模型的檢測(cè)效果，篩選出表現(xiàn)最好的分類檢測(cè)模型。

發(fā)表于：12/20/2022

一類計(jì)算系統(tǒng)的MBSE建模方法

隨著社會(huì)各領(lǐng)域?qū)τ谒懔π枨蟮目焖僭鲩L(zhǎng)，通過(guò)計(jì)算架構(gòu)創(chuàng)新提升計(jì)算系統(tǒng)算力越來(lái)越收到重視。計(jì)算系統(tǒng)的研制是一項(xiàng)復(fù)雜的系統(tǒng)工程，計(jì)算架構(gòu)的創(chuàng)新使得計(jì)算系統(tǒng)的復(fù)雜程度不斷增加，傳統(tǒng)的系統(tǒng)工程方法難以滿足系統(tǒng)研制需求。采用基于模型的系統(tǒng)工程(MBSE)方法對(duì)一類計(jì)算系統(tǒng)的建模方法進(jìn)行了研究，提出了建模框架，建立了系統(tǒng)模型。運(yùn)用此建模方法建立了某國(guó)產(chǎn)化計(jì)算系統(tǒng)模型，證明了建模方法的有效性，為下一步運(yùn)用計(jì)算機(jī)仿真技術(shù)進(jìn)行一類計(jì)算系統(tǒng)研制奠定了基礎(chǔ)。

發(fā)表于：12/20/2022

基于無(wú)人機(jī)平臺(tái)的動(dòng)目標(biāo)航跡模擬算法

測(cè)控設(shè)備是保障我國(guó)航天任務(wù)順利進(jìn)行的必要手段。多年來(lái)測(cè)控技術(shù)人員在任務(wù)間隙，一直利用測(cè)控設(shè)備隨機(jī)的軟件模擬實(shí)戰(zhàn)任務(wù)以進(jìn)行日常訓(xùn)練。這種模擬方式一方面無(wú)法實(shí)現(xiàn)全系統(tǒng)的閉環(huán)模擬，另一方面需要系統(tǒng)的更新系統(tǒng)仿真軟件才可以實(shí)現(xiàn)新場(chǎng)景、新業(yè)務(wù)的模擬。通過(guò)引入無(wú)人機(jī)平臺(tái)配合載荷模塊這一概念，從坐標(biāo)轉(zhuǎn)換的角度出發(fā)，在理論上推導(dǎo)了利用“無(wú)人機(jī)+載荷”實(shí)現(xiàn)動(dòng)目標(biāo)模擬的算法流程。通過(guò)算法仿真，證實(shí)了利用該算法流程實(shí)現(xiàn)真實(shí)彈道模擬的可行性。

發(fā)表于：12/20/2022

教程：關(guān)于FPGA上HBM 425GB/s內(nèi)存帶寬的實(shí)測(cè)

　　本文是第一篇詳細(xì)介紹HBM在FPGA上性能實(shí)測(cè)結(jié)果的頂會(huì)論文（FCCM2020，Shuhai: Benchmarking High Bandwidth Memory on FPGAs），作者是浙江大學(xué)王則可博士！感謝王則可博士允許本公眾號(hào)轉(zhuǎn)載該論文的中文譯文。論文給出了FPGA上HBM可提供高達(dá)425GB/s內(nèi)存帶寬的實(shí)測(cè)結(jié)果！結(jié)合前兩天，本公眾號(hào)轉(zhuǎn)發(fā)老石的文章，目前采用Chiplet技術(shù)的光口速率可以達(dá)到驚人的2Tbps。而本文介紹的同樣采用Chiplet技術(shù)的HBM，訪存帶寬高達(dá)425GB/s，那么采用這樣光口和緩存的網(wǎng)卡會(huì)是一種怎樣的高性能呢？對(duì)NIC或者Switch內(nèi)部的總線帶寬又有怎樣的要求呢？我們期待著能夠用2Tbps接口和HBM技術(shù)的NIC或者Switch的出現(xiàn)。

發(fā)表于：12/20/2022

教程：FPGA對(duì)芯片有何影響 FPGA如何實(shí)現(xiàn)連接？

　　FPGA（現(xiàn)場(chǎng)可編程門陣列）自誕生以來(lái)就一直在沖擊著專用集成電路（ASIC，ApplicaTIon Specific Integrated Circuit）芯片界的神經(jīng)。在20世紀(jì)80年代中期，RossFreeman和他的同事從Zilog手中購(gòu)買了這項(xiàng)技術(shù)，并著手創(chuàng)辦了針對(duì)ASIC仿真和教育市場(chǎng)的Xilinx。（Zilog出自埃克森美孚石油公司，因?yàn)樵?0世紀(jì)70年代，人們已經(jīng)開(kāi)始擔(dān)心石油會(huì)在30年后枯竭，這一點(diǎn)在今天仍然適用）。同時(shí)，Altera也以類似的技術(shù)為核心成立。

發(fā)表于：12/20/2022

教程：基于FPGA的Sobel邊緣檢測(cè)工作原理

　　在本項(xiàng)目中，我們將研究如何使用 HLS 構(gòu)建 Sobel 邊緣檢測(cè) IP 核，然后將其包含在我們選擇的 Xilinx FPGA 中。

發(fā)表于：12/20/2022

教程：FPGA高速信號(hào)處理的片外靜態(tài)時(shí)序分析

　　在高速信號(hào)處理時(shí)的時(shí)許約束不僅僅包括片內(nèi)時(shí)序約束，要想實(shí)現(xiàn)高速信號(hào)的有效傳輸就必須進(jìn)行片外靜態(tài)時(shí)序分析。本文作為在高速信號(hào)處理時(shí)信號(hào)輸入輸出的理論參考，之所以說(shuō)作為理論參考是因?yàn)橛捎诟咚傩盘?hào)處理，具體的一些參數(shù)無(wú)法實(shí)際計(jì)算出來(lái)，只能在理論參考的方向進(jìn)行不斷嘗試。

發(fā)表于：12/20/2022

入門：FPGA知識(shí)匯集-FPGA時(shí)序基礎(chǔ)理論

　　對(duì)于系統(tǒng)設(shè)計(jì)工程師來(lái)說(shuō)，時(shí)序問(wèn)題在設(shè)計(jì)中是至關(guān)重要的，尤其是隨著時(shí)鐘頻率的提高，留給數(shù)據(jù)傳輸?shù)挠行ёx寫(xiě)窗口越來(lái)越小，要想在很短的時(shí)間限制里，讓數(shù)據(jù)信號(hào)從驅(qū)動(dòng)端完整地傳送到接收端，就必須進(jìn)行精確的時(shí)序計(jì)算和分析。同時(shí)，時(shí)序和信號(hào)完整性也是密不可分的，良好的信號(hào)質(zhì)量是確保穩(wěn)定的時(shí)序的關(guān)鍵，由于反射，串?dāng)_造成的信號(hào)質(zhì)量問(wèn)題都很可能帶來(lái)時(shí)序的偏移和紊亂。因此，對(duì)于一個(gè)信號(hào)完整性工程師來(lái)說(shuō)，如果不懂得系統(tǒng)時(shí)序的理論，那肯定是不稱職的。本章我們就普通時(shí)序（共同時(shí)鐘）和源同步系統(tǒng)時(shí)序等方面對(duì)系統(tǒng)時(shí)序的基礎(chǔ)知識(shí)作一些簡(jiǎn)單的介紹。

發(fā)表于：12/20/2022

教程：AMD-XilinxFPGA解決傳輸中的信號(hào)完整性方案

　　隨著數(shù)據(jù)帶寬需求的持續(xù)增長(zhǎng)，數(shù)據(jù)傳輸從并行變成串行，收發(fā)器的速率越來(lái)越高，無(wú)論在單板內(nèi)或者通過(guò)光纖和背板傳輸，都會(huì)帶來(lái)一系列信號(hào)完整性問(wèn)題。信號(hào)完整性，是指系統(tǒng)電路在信號(hào)傳輸過(guò)程中保持信號(hào)時(shí)域和頻域特性的能力。如果信號(hào)經(jīng)過(guò)信號(hào)線傳輸后依舊能保持其正確的功能特性，即信號(hào)在電路中能以正確的時(shí)序、幅度、相位等做出相應(yīng)的動(dòng)作，就表明該電路有較好的信號(hào)完整性。反之，就是信號(hào)完整性是有一定的問(wèn)題的。信號(hào)完整性問(wèn)題如何解決，如何保證誤碼率滿足協(xié)議要求，從芯片選型、電路設(shè)計(jì)，再到PCB Layout的全過(guò)程都需要考慮。

發(fā)表于：12/11/2022

入門：FPGA/CPLD設(shè)計(jì)的8個(gè)常見(jiàn)問(wèn)題

　　這里的面積指一個(gè)設(shè)計(jì)消耗FPGA/CPLD的邏輯資源的數(shù)量，對(duì)于FPGA可以用消耗的FF（觸發(fā)器）和LUT（查找表）來(lái)衡量，更一般的衡量方式可以用設(shè)計(jì)所占的等價(jià)邏輯門數(shù)。速度指設(shè)計(jì)在芯片上穩(wěn)定運(yùn)行所能達(dá)到的最高頻率，這個(gè)頻率由設(shè)計(jì)的時(shí)序狀況來(lái)決定，以及設(shè)計(jì)滿足的時(shí)鐘要求：PAD to PAD TIme 、Clock Setup TIme、Clock Hold TIme、Clock-to-Output Delay等眾多時(shí)序特征量密切相關(guān)。

發(fā)表于：12/11/2022