可編程邏輯器-AET-電子技術(shù)應(yīng)用

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開啟工業(yè)4.0：集成EtherCAT和萊迪思FPGA實(shí)現(xiàn)高級自動化

開啟工業(yè)4.0：集成EtherCAT和萊迪思FPGA實(shí)現(xiàn)高級自動化

　　隨著工業(yè)領(lǐng)域向?qū)崿F(xiàn)工業(yè)4.0的目標(biāo)不斷邁進(jìn)，市場對具備彈性連接、低功耗、高性能和強(qiáng)大安全性的系統(tǒng)需求與日俱增。　　然而，實(shí)施數(shù)字化轉(zhuǎn)型并非總是一帆風(fēng)順。企業(yè)必須在現(xiàn)有環(huán)境中集成這些先進(jìn)系統(tǒng)，同時應(yīng)對軟件孤島、互聯(lián)網(wǎng)時代前的老舊設(shè)備以及根深蒂固的工作流程等挑戰(zhàn)。它們需要能夠在這些限制條件下有針對性地應(yīng)用高性能軟硬件的解決方案。

教程：基于FPGA的模數(shù)轉(zhuǎn)換器(ADC)或數(shù)模轉(zhuǎn)換器

　　將具有信號處理功能的FPGA與現(xiàn)實(shí)世界相連接，需要使用模數(shù)轉(zhuǎn)換器（ADC）或數(shù)模轉(zhuǎn)換器（DAC）　　一旦執(zhí)行特定任務(wù)，F(xiàn)PGA系統(tǒng)必須與現(xiàn)實(shí)世界相連接，而所有工程師都知道現(xiàn)實(shí)世界是以模擬信號而非數(shù)字信號運(yùn)轉(zhuǎn)的。這意味著需要在模擬信號域與數(shù)字信號域之間進(jìn)行轉(zhuǎn)換。針對手頭工作選擇恰當(dāng)?shù)腇PGA時，用戶面臨著林林總總的選擇，在為系統(tǒng)選擇正確的ADC或DAC時也是如此，玲瑯滿目。

發(fā)表于：12/31/2022

教程：關(guān)于FPGA的46個基本概念你都知道嗎

　　建立時間是指觸發(fā)器的時鐘信號上升沿到來以前，數(shù)據(jù)穩(wěn)定不變的時間。輸入信號應(yīng)提前時鐘上升沿（如上升沿有效）T時間到達(dá)芯片，這個T就是建立時間-Setup TIme。如不滿足setup TIme，這個數(shù)據(jù)就不能被這一時鐘打入觸發(fā)器，只有在下一個時鐘上升沿，數(shù)據(jù)才能被打入觸發(fā)器。

發(fā)表于：12/23/2022

一種應(yīng)用于機(jī)器學(xué)習(xí)的惡意網(wǎng)頁特征提取方法

基于機(jī)器學(xué)習(xí)的惡意網(wǎng)頁檢測技術(shù)進(jìn)行研究。目前流行的“特征碼”“白名單”等方式，僅能夠檢測已知的惡意網(wǎng)頁；機(jī)器學(xué)習(xí)方法，能夠檢測出未知的惡意網(wǎng)頁，但在處理網(wǎng)頁特征時要面臨數(shù)據(jù)量大、復(fù)雜和繁瑣的問題。提出一種哈希壓縮的方法，用于處理網(wǎng)頁的特征數(shù)據(jù)。該方法在保證檢測模型的漏報(bào)率和誤報(bào)率下可實(shí)現(xiàn)將150萬的特征映射在2萬的特征空間內(nèi)，對提取出的特征數(shù)據(jù)運(yùn)用K折交叉驗(yàn)證法訓(xùn)練多個傳統(tǒng)機(jī)器學(xué)習(xí)模型和集成學(xué)習(xí)模型。并通過評估模型的檢測效果，篩選出表現(xiàn)最好的分類檢測模型。

發(fā)表于：12/20/2022

一類計(jì)算系統(tǒng)的MBSE建模方法

隨著社會各領(lǐng)域?qū)τ谒懔π枨蟮目焖僭鲩L，通過計(jì)算架構(gòu)創(chuàng)新提升計(jì)算系統(tǒng)算力越來越收到重視。計(jì)算系統(tǒng)的研制是一項(xiàng)復(fù)雜的系統(tǒng)工程，計(jì)算架構(gòu)的創(chuàng)新使得計(jì)算系統(tǒng)的復(fù)雜程度不斷增加，傳統(tǒng)的系統(tǒng)工程方法難以滿足系統(tǒng)研制需求。采用基于模型的系統(tǒng)工程(MBSE)方法對一類計(jì)算系統(tǒng)的建模方法進(jìn)行了研究，提出了建模框架，建立了系統(tǒng)模型。運(yùn)用此建模方法建立了某國產(chǎn)化計(jì)算系統(tǒng)模型，證明了建模方法的有效性，為下一步運(yùn)用計(jì)算機(jī)仿真技術(shù)進(jìn)行一類計(jì)算系統(tǒng)研制奠定了基礎(chǔ)。

發(fā)表于：12/20/2022

基于無人機(jī)平臺的動目標(biāo)航跡模擬算法

測控設(shè)備是保障我國航天任務(wù)順利進(jìn)行的必要手段。多年來測控技術(shù)人員在任務(wù)間隙，一直利用測控設(shè)備隨機(jī)的軟件模擬實(shí)戰(zhàn)任務(wù)以進(jìn)行日常訓(xùn)練。這種模擬方式一方面無法實(shí)現(xiàn)全系統(tǒng)的閉環(huán)模擬，另一方面需要系統(tǒng)的更新系統(tǒng)仿真軟件才可以實(shí)現(xiàn)新場景、新業(yè)務(wù)的模擬。通過引入無人機(jī)平臺配合載荷模塊這一概念，從坐標(biāo)轉(zhuǎn)換的角度出發(fā)，在理論上推導(dǎo)了利用“無人機(jī)+載荷”實(shí)現(xiàn)動目標(biāo)模擬的算法流程。通過算法仿真，證實(shí)了利用該算法流程實(shí)現(xiàn)真實(shí)彈道模擬的可行性。

發(fā)表于：12/20/2022

教程：關(guān)于FPGA上HBM 425GB/s內(nèi)存帶寬的實(shí)測

　　本文是第一篇詳細(xì)介紹HBM在FPGA上性能實(shí)測結(jié)果的頂會論文（FCCM2020，Shuhai: Benchmarking High Bandwidth Memory on FPGAs），作者是浙江大學(xué)王則可博士！感謝王則可博士允許本公眾號轉(zhuǎn)載該論文的中文譯文。論文給出了FPGA上HBM可提供高達(dá)425GB/s內(nèi)存帶寬的實(shí)測結(jié)果！結(jié)合前兩天，本公眾號轉(zhuǎn)發(fā)老石的文章，目前采用Chiplet技術(shù)的光口速率可以達(dá)到驚人的2Tbps。而本文介紹的同樣采用Chiplet技術(shù)的HBM，訪存帶寬高達(dá)425GB/s，那么采用這樣光口和緩存的網(wǎng)卡會是一種怎樣的高性能呢？對NIC或者Switch內(nèi)部的總線帶寬又有怎樣的要求呢？我們期待著能夠用2Tbps接口和HBM技術(shù)的NIC或者Switch的出現(xiàn)。

發(fā)表于：12/20/2022

教程：FPGA對芯片有何影響 FPGA如何實(shí)現(xiàn)連接？

　　FPGA（現(xiàn)場可編程門陣列）自誕生以來就一直在沖擊著專用集成電路（ASIC，ApplicaTIon Specific Integrated Circuit）芯片界的神經(jīng)。在20世紀(jì)80年代中期，RossFreeman和他的同事從Zilog手中購買了這項(xiàng)技術(shù)，并著手創(chuàng)辦了針對ASIC仿真和教育市場的Xilinx。（Zilog出自埃克森美孚石油公司，因?yàn)樵?0世紀(jì)70年代，人們已經(jīng)開始擔(dān)心石油會在30年后枯竭，這一點(diǎn)在今天仍然適用）。同時，Altera也以類似的技術(shù)為核心成立。

發(fā)表于：12/20/2022

教程：基于FPGA的Sobel邊緣檢測工作原理

　　在本項(xiàng)目中，我們將研究如何使用 HLS 構(gòu)建 Sobel 邊緣檢測 IP 核，然后將其包含在我們選擇的 Xilinx FPGA 中。

發(fā)表于：12/20/2022

教程：FPGA高速信號處理的片外靜態(tài)時序分析

　　在高速信號處理時的時許約束不僅僅包括片內(nèi)時序約束，要想實(shí)現(xiàn)高速信號的有效傳輸就必須進(jìn)行片外靜態(tài)時序分析。本文作為在高速信號處理時信號輸入輸出的理論參考，之所以說作為理論參考是因?yàn)橛捎诟咚傩盘柼幚恚唧w的一些參數(shù)無法實(shí)際計(jì)算出來，只能在理論參考的方向進(jìn)行不斷嘗試。

發(fā)表于：12/20/2022

入門：FPGA知識匯集-FPGA時序基礎(chǔ)理論

　　對于系統(tǒng)設(shè)計(jì)工程師來說，時序問題在設(shè)計(jì)中是至關(guān)重要的，尤其是隨著時鐘頻率的提高，留給數(shù)據(jù)傳輸?shù)挠行ёx寫窗口越來越小，要想在很短的時間限制里，讓數(shù)據(jù)信號從驅(qū)動端完整地傳送到接收端，就必須進(jìn)行精確的時序計(jì)算和分析。同時，時序和信號完整性也是密不可分的，良好的信號質(zhì)量是確保穩(wěn)定的時序的關(guān)鍵，由于反射，串?dāng)_造成的信號質(zhì)量問題都很可能帶來時序的偏移和紊亂。因此，對于一個信號完整性工程師來說，如果不懂得系統(tǒng)時序的理論，那肯定是不稱職的。本章我們就普通時序（共同時鐘）和源同步系統(tǒng)時序等方面對系統(tǒng)時序的基礎(chǔ)知識作一些簡單的介紹。

發(fā)表于：12/20/2022