頭條 開(kāi)啟工業(yè)4.0：集成EtherCAT和萊迪思FPGA實(shí)現(xiàn)高級(jí)自動(dòng)化 隨著工業(yè)領(lǐng)域向?qū)崿F(xiàn)工業(yè)4.0的目標(biāo)不斷邁進(jìn)，市場(chǎng)對(duì)具備彈性連接、低功耗、高性能和強(qiáng)大安全性的系統(tǒng)需求與日俱增。 然而，實(shí)施數(shù)字化轉(zhuǎn)型并非總是一帆風(fēng)順。企業(yè)必須在現(xiàn)有環(huán)境中集成這些先進(jìn)系統(tǒng)，同時(shí)應(yīng)對(duì)軟件孤島、互聯(lián)網(wǎng)時(shí)代前的老舊設(shè)備以及根深蒂固的工作流程等挑戰(zhàn)。它們需要能夠在這些限制條件下有針對(duì)性地應(yīng)用高性能軟硬件的解決方案。 最新資訊 入門(mén)：可編程邏輯電路—版圖驗(yàn)證工具的作用 版圖驗(yàn)證工具的作用是檢查版圖是否滿(mǎn)足設(shè)計(jì)規(guī)則、電氣規(guī)則、版圖與電路圖是否一致等，對(duì)于降低設(shè)計(jì)失敗的風(fēng)險(xiǎn)具有重要作用。 發(fā)表于：8/30/2022 教學(xué)：FPGA學(xué)習(xí)-總結(jié)fifo設(shè)計(jì)中深度H的計(jì)算 對(duì)于fifo來(lái)說(shuō)，H的設(shè)置至關(guān)重要。既要保證功能性，不溢出丟數(shù)，也要保證性能流水。深度設(shè)置過(guò)小會(huì)影響功能，過(guò)大又浪費(fèi)資源。因此，總結(jié)下fifo設(shè)計(jì)中深度H的計(jì)算。 發(fā)表于：8/30/2022 教學(xué)：verilog基礎(chǔ)之規(guī)范化參數(shù)定義parameter parameter經(jīng)常用于定義數(shù)據(jù)位寬，定義時(shí)間延遲，在模塊和實(shí)例引用時(shí)，可以通過(guò)參數(shù)傳遞，改變被引用的模塊。因此我們盡量把所有的可能變動(dòng)的參數(shù)設(shè)置在頂層，一眼明了，方便日后維護(hù)。 發(fā)表于：8/30/2022 FPGA學(xué)習(xí)——FIFO深度H的計(jì)算 對(duì)于fifo來(lái)說(shuō)，H的設(shè)置至關(guān)重要。既要保證功能性，不溢出丟數(shù)，也要保證性能流水。深度設(shè)置過(guò)小會(huì)影響功能，過(guò)大又浪費(fèi)資源。因此，總結(jié)下fifo設(shè)計(jì)中深度H的計(jì)算。 發(fā)表于：8/29/2022 FPGA教學(xué)——如何將易靈思FPGA干到750MHz(1080P顯示) 前陣子寫(xiě)過(guò)一篇文章《如何才能半導(dǎo)體雪崩中活下來(lái)》，然后昨天任老爺子就發(fā)布了講話(huà)，即接下來(lái)是全球經(jīng)濟(jì)衰退期，為了保證度過(guò)未來(lái)三年的“經(jīng)濟(jì)”危機(jī)，縮減業(yè)務(wù)，核心聚焦，不再關(guān)注銷(xiāo)售額，而是現(xiàn)金流/利潤(rùn)為王。 發(fā)表于：8/29/2022 教程：可編程USB轉(zhuǎn) UART/I2C /SMBusS/SPI/CAN/1 -Wire適配器USB2S結(jié)構(gòu)尺寸及電壓設(shè)置 [導(dǎo)讀]通過(guò)電壓選擇器跳線(xiàn)可設(shè)置 USB2S 的工作電壓，如下圖所示，跳線(xiàn)帽位于 3.3 一側(cè)時(shí)工作電壓為 3.3V，跳線(xiàn)帽位于 5.0 側(cè)時(shí)工作電壓為VIN（即USB 供電時(shí)的 5.0V）。 設(shè)置工作電壓時(shí)必須兩個(gè)跳線(xiàn)帽同時(shí)調(diào)整。 本模塊片上芯片均支持 3.0~5.5V 工作電壓，故此當(dāng)供電 VIN 為 5.5V 以下時(shí)可直接使用VIN 或者切換為 3.3V，當(dāng)使用超過(guò) 5.5V 的 VIN 為模塊供電時(shí)，必須將跳線(xiàn)切換至 3.3V 工作電壓，否則模塊會(huì)損毀。 發(fā)表于：8/29/2022 入門(mén)：c語(yǔ)言基礎(chǔ)介紹 [導(dǎo)讀]C語(yǔ)言是一門(mén)面向過(guò)程的、抽象化的通用程序設(shè)計(jì)語(yǔ)言，廣泛應(yīng)用于底層開(kāi)發(fā)。C語(yǔ)言能以簡(jiǎn)易的方式編譯、處理低級(jí)存儲(chǔ)器。C語(yǔ)言是僅產(chǎn)生少量的機(jī)器語(yǔ)言以及不需要任何運(yùn)行環(huán)境支持便能運(yùn)行的高效率程序設(shè)計(jì)語(yǔ)言。盡管C語(yǔ)言提供了許多低級(jí)處理的功能，但仍然保持著跨平臺(tái)的特性，以一個(gè)標(biāo)準(zhǔn)規(guī)格寫(xiě)出的C語(yǔ)言程序可在包括類(lèi)似嵌入式處理器以及超級(jí)計(jì)算機(jī)等作業(yè)平臺(tái)的許多計(jì)算機(jī)平臺(tái)上進(jìn)行編譯。 發(fā)表于：8/28/2022 更新Android 13后，引入了可編程 RuntimeShader 對(duì)象 8月22日上午消息，據(jù)外媒The Verge消息，此前谷歌為Pixel手機(jī)推出了Android 13正式版，帶來(lái)了安全和隱私、藍(lán)牙、Material You設(shè)計(jì)等方面的一些改進(jìn)。但似乎也帶來(lái)了一些bug，部分用戶(hù)反映更新后自己Pixel手機(jī)的無(wú)線(xiàn)充電功能不能用了。 發(fā)表于：8/27/2022 入門(mén)：工具使MCU+FPGA編程變得輕而易舉 自從商業(yè)上可行的 FPGA 出現(xiàn)以來(lái)，嵌入式設(shè)計(jì)人員就已經(jīng)實(shí)現(xiàn)了異構(gòu)架構(gòu)。最初，F(xiàn)PGA 主要用作處理系統(tǒng)、外設(shè)和 I/O 之間接口的粘合邏輯。但隨著 FPGA 技術(shù)的改進(jìn)，市場(chǎng)擴(kuò)大到在嵌入式系統(tǒng)中發(fā)揮更大和更核心的作用。異構(gòu)計(jì)算的最新趨勢(shì)是將處理器和 FPGA 子系統(tǒng)集成到單個(gè) SoC 中。以處理器和軟件為中心的設(shè)計(jì)團(tuán)隊(duì)現(xiàn)在可以在這些復(fù)雜的 SoC 上利用這兩個(gè)系統(tǒng)。 發(fā)表于：8/26/2022 教學(xué)：有關(guān)AXI IIC和PS IIC的自調(diào)試技巧 在本篇博文中，我們將探討有關(guān) AXI IIC 和 PS IIC 的自調(diào)試技巧。 發(fā)表于：8/26/2022 ?…14151617181920212223…?
