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英特爾正式宣布出售Altera 51%股份

英特爾正式宣布出售Altera 51%股份

4 月 14 日消息，英特爾北京時間 20:30 正式宣布同私募股權(quán)企業(yè) Silver Lake 銀湖資本達(dá)成 FPGA 子公司 Altera 股份出售協(xié)議。Silver Lake 將以 87.5 億美元的估值買下 Altera 51% 的股份,，英特爾繼續(xù)持有剩余 49% 股份。

基于粒子群算法的交通干線協(xié)調(diào)控制的研究

目前各大城市交通擁堵的一個重要原因是交通控制仍然為單點控制,，未能實現(xiàn)協(xié)調(diào)優(yōu)化?；诖?，提出一種基于粒子群優(yōu)化的干線交通總延誤最小協(xié)調(diào)控制方法。首先,，通過對城市交通干線協(xié)調(diào)控制進(jìn)行數(shù)學(xué)抽象,，建立干線交通雙向綠波控制總延誤模型,。其次,，依據(jù)總延誤模型的特征，設(shè)計了一種利用歷史最優(yōu)共享的粒子群算法(VSHBPSO),。接著,，對干線總延誤模型進(jìn)行優(yōu)化，以總延誤最小為目標(biāo),，得出相位差,、綠信比的最優(yōu)解，進(jìn)而獲得交通信號相位的動態(tài)配時策略,。最后以秦皇島市交通干線為例進(jìn)行仿真實驗,，實驗結(jié)果表明，優(yōu)化后的交叉口配時方案比傳統(tǒng)的定時控制方案減少了43.1%的延誤時間,，有效提高了干線通行效率,。

發(fā)表于：7/23/2015

基于FPGA的通用PCM測試系統(tǒng)設(shè)計

遙測系統(tǒng)中，使用大量,、種類繁多的數(shù)據(jù)綜合設(shè)備將不同種類,、不同通道的有用信息綜合、編碼為PCM流,。為滿足種類繁多的數(shù)據(jù)綜合設(shè)備的測試需求,，研制了基于FPGA的通用PCM測試系統(tǒng)，實現(xiàn)對具有不同碼型,、碼速率,、幀結(jié)構(gòu)以及接口等的數(shù)據(jù)綜合設(shè)備的功能測試。系統(tǒng)功能強大,，使用靈活方便,。

發(fā)表于：7/23/2015

基于FPGA的數(shù)字高清CMOS遙感成像技術(shù)

為得到高質(zhì)量的數(shù)字高清遙感圖像，設(shè)計了一種基于FPGA的CMOS遙感成像系統(tǒng),。首先闡述了以FPGA為主處理器的硬件平臺結(jié)構(gòu),，然后從模塊化的角度詳細(xì)介紹了如何用FPGA器件實現(xiàn)硬件系統(tǒng)的數(shù)字功能并得到高質(zhì)量的遙感圖像,，這些內(nèi)容主要包括主控制接口、傳感器接口,、圖像預(yù)處理,、DDR2控制、數(shù)字視頻合成等模塊,。通過軟件仿真和硬件測試,，驗證了設(shè)計方案的正確性和有效性。

發(fā)表于：7/23/2015

基于FPGA的電子變焦系統(tǒng)設(shè)計

針對數(shù)碼相機,、手機等移動設(shè)備的特點,，提出一種基于高分辨率傳感器的無損電子變焦模型，該模型同時克服了光學(xué)變焦模型和傳統(tǒng)電子變焦模型的缺陷,，輸出圖像可以達(dá)到光學(xué)變焦的效果,。針對圖像在縮放過程中的混疊現(xiàn)象，提出一種基于FPGA的抗混疊濾波和雙線性插值相結(jié)合的圖像縮放算法,。通過MATLAB仿真表明,，該算法得到的圖像質(zhì)量較高,硬件實現(xiàn)簡單。

發(fā)表于：7/23/2015

基于DSP+CPLD的電動舵機控制系統(tǒng)的設(shè)計

設(shè)計了一個基于DSP+CPLD的電動舵機控制系統(tǒng),。硬件電路包括控制器,、驅(qū)動電路、信號檢測電路以及保護(hù)電路,，完成了對各部分電路的檢測,，同時采用了PI控制算法，并對參數(shù)進(jìn)行了調(diào)整,。采用DSP和CPLD相結(jié)合的主控單元,，簡化了DSP的外圍電路，減少了DSP消耗的運算資源,，并充分運用了CPLD編程的靈活性,。實驗結(jié)果表明，該電動舵機控制系統(tǒng)運行可靠,、穩(wěn)定,，具有較強的實用性。

發(fā)表于：7/23/2015

帶殘余補償?shù)耐馔茮_激響應(yīng)低成本FIR濾波器實現(xiàn)

基于帶殘余補償?shù)耐馔茮_激響應(yīng)設(shè)計技術(shù),，利用硬件描述語言編程在集成電路上對FIR數(shù)字濾波器進(jìn)行了綜合。該技術(shù)利用沖激響應(yīng)的準(zhǔn)周期特性近似濾波器系數(shù),，有效降低了FIR濾波器常系數(shù)乘法的復(fù)雜度,，并通過殘余補償降低濾波器階數(shù)，同時應(yīng)用子項共享技術(shù)進(jìn)一步減少加法器個數(shù),。綜合結(jié)果表明所提方法可以有效節(jié)省高階FIR濾波器硬件資源的消耗,，適用于低成本數(shù)字系統(tǒng)設(shè)計,。

發(fā)表于：7/21/2015

IDT 公司通過新增額外的支持PCIe 時鐘輸出的器件擴(kuò)展VersaClock 5 產(chǎn)品系列

美國加利福尼亞州圣何塞，2015 年7 月14日 - IDT 公司（ IDT ®）（NASDAQ：IDTI）今天宣布擴(kuò)展其 VersaClock 5 系列可編程時鐘發(fā)生器,，新推出的器件可簡化設(shè)計中 PCIe 時鐘的產(chǎn)生,，同時提供VersaClock 產(chǎn)品系列眾所周知的靈活輸出。高性能VersaClock 5 系列的新成員具有專屬的低功耗HCSL （ LP-HCSL）輸出,，通過為PCIe 設(shè)計提供一個集成式的時鐘產(chǎn)生和分配方案能夠減少電路板空間,，并降低物料成本（BOM ）。

發(fā)表于：7/14/2015

基于改進(jìn)DDS算法的任意信號發(fā)生器設(shè)計

針對傳統(tǒng)直接數(shù)字頻率合成（DDS）算法存在的幅度量化誤差,、相位截斷誤差問題，提出了一種混合利用信號對稱性+Sunderland構(gòu)造對數(shù)據(jù)ROM進(jìn)行壓縮的方法,，用來增大數(shù)據(jù)ROM的存儲量,，同時采用改進(jìn)型相位抖動注入法抑制相位截斷誤差。硬件電路部分設(shè)計了幅頻校正電路,，對信號進(jìn)行校正,，保證了信號幅度的穩(wěn)定輸出。測試結(jié)果表明,，信號發(fā)生器可以輸出高速,、穩(wěn)定、低衰減,、低雜散的任意波形,，輸出信號頻率范圍為1 MHz~30 MHz，幅度峰峰值為40 mV~6.7 V,。

發(fā)表于：7/14/2015

Diodes 0.2A功率開關(guān)可承受熱插拔USB負(fù)載

新功率開關(guān)系列提供0.4A電流限制以及從2.7V到5.5V的供電電壓范圍,，并具有最高達(dá)0.2A的連續(xù)負(fù)載電流額定值,。其它保護(hù)功能包括0.4ms升降控制時間，可支持電腦計算,、通信和消費性電子設(shè)備與外圍設(shè)備之間的熱插拔連接,。此外，欠壓閉鎖和反向電流阻斷功能有效保護(hù)輸入電源,，熱保護(hù)功能則防止集成電路在重載或短路故障的情況下受損。

發(fā)表于：7/13/2015

用于壓縮感知的DMD控制系統(tǒng)設(shè)計

基于數(shù)字光處理(DLP)的數(shù)字微鏡器件(DMD)灰度控制主要針對視頻應(yīng)用，故幀頻較低,，只有約60～120 Hz,，而用DMD實現(xiàn)的伯努利矩陣作為壓縮感知測量矩陣，是0-1二值矩陣,，不需要灰度控制，且?guī)l要求通常在數(shù)千幀每秒,。研制了基于Xilinx公司Virtex-5 FPGA的DMD控制系統(tǒng)來實現(xiàn)伯努利矩陣，系統(tǒng)由隨機數(shù)發(fā)生器(RNG),、DDR2 SDRAM控制器、DMD控制器等模塊組成,。隨機數(shù)發(fā)生器產(chǎn)生的隨機數(shù)存儲在DDR2 SDRAM中,，實現(xiàn)與DMD的高速數(shù)據(jù)傳輸。經(jīng)驗證,，該系統(tǒng)可實現(xiàn)二值高速顯示,，幀頻可達(dá)到2 kHz。

發(fā)表于：7/13/2015