一種高電源抑制比的CMOS帶隙基準(zhǔn)電壓源設(shè)計(jì)
所屬分類：技術(shù)論文
上傳者：serena
標(biāo)簽： CMOS 基準(zhǔn)電壓源
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文檔介紹： 介紹一種基于CSMC0.5m工藝的低溫漂高電源抑制比帶隙基準(zhǔn)電路,。本文在原有Banba帶隙基準(zhǔn)電路的基礎(chǔ)上，通過采用共源共柵電流鏡結(jié)構(gòu)和引入負(fù)反饋環(huán)路的方法,，大大提高了整體電路的電源抑制比,。 Spectre仿真分析結(jié)果表明：在-40~100 ℃的溫度范圍內(nèi),，輸出電壓擺動(dòng)僅為1.7 mV,，在低頻時(shí)達(dá)到100 dB以上的電源抑制比（PSRR），整個(gè)電路功耗僅僅只有30A,?？梢院芎玫貞?yīng)用在低功耗高電源抑制比的LDO芯片設(shè)計(jì)中。
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